Intel 50G Ethernet Design Esample

Guida rapida per 50 GbE

Il core IP 50GbE fornisce un testbench di simulazione e un design hardware esample che supporta la compilazione e il test dell'hardware. Quando generi il design esample, l'editor dei parametri crea automaticamente il file fileÈ necessario simulare, compilare e testare il progetto nell'hardware. È possibile scaricare il progetto hardware compilato su un dispositivo Arria 10 GT.

Nota: Questo disegno esample prende di mira il dispositivo Arria 10 GT e richiede un retimer 25G. Si prega di contattare il proprio rappresentante Intel FPGA per informazioni su una piattaforma adatta per eseguire questo hardware, ad esample. In alcuni casi potrebbe essere disponibile un prestito di hardware appropriato. Inoltre, Intel fornisce un ex di sola compilazioneampil progetto che puoi utilizzare per stimare rapidamente l'area centrale e la tempistica dell'IP.

Figura 1. Progettazione esampl'utilizzo

Società Intel. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche correnti in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di informazioni, prodotti o servizi qui descritti, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi. *Altri nomi e marchi possono essere rivendicati come proprietà di terzi.

Design esample Struttura della directory

Figura 2. Progettazione 50GbE esample Struttura della directory

La configurazione e il test dell'hardware files (la progettazione hardware esample) si trovano inample_dir>/hardware_test_design. La simulazione files (testbench solo per la simulazione) si trovano inample_dir>/ esample_testbench.Il design solo per la compilazione esample si trova inample_dir>/compilation_test_design.

Progettazione di simulazione esample Componenti

Figura 3. Progettazione di simulazione 50GbE esamplo schema a blocchi

La simulazione esample design test di livello superiore file è basic_avl_tb_top.sv Questo file istanzia e connette un ATX PLL. Include un'attività, send_packets_50g_avl, per inviare e ricevere 10 pacchetti.

Tabella 1. Testbench 50GbE IP Core File Descrizioni

File Nome	Descrizione
Banco di prova e simulazione Files
basic_avl_tb_top.sv	Banco di prova di alto livello file. Il banco di prova crea un'istanza del DUT ed esegue le attività Verilog HDL per generare e accettare i pacchetti.
Script del banco di prova
run_vsim.do	Lo script ModelSim per eseguire il testbench.
run_vcs.sh	Lo script Synopsys VCS per eseguire il testbench.
run_ncsim.sh	Lo script Cadence NCSim per eseguire il testbench.
run_xcelium.sh	Lo script Cadence Xcelium* per eseguire il testbench.

rdware Design Esample Componenti

Figura 4. Progettazione hardware 50GbE esample Diagramma a blocchi di alto livello

Il design hardware 50GbE example include i seguenti componenti

• Nucleo IP da 50 GbE.
• Logica client che coordina la programmazione del core IP e la generazione dei pacchetti.
• ATX PLL per guidare i canali del ricetrasmettitore del dispositivo.
• IOPLL per generare un clock da 100 MHz da un clock di ingresso da 50 MHz al progetto hardware esamplui.
• JTAG controller che comunica con la console di sistema. Si comunica con la logica client tramite la console di sistema.

Tabella 2. Progettazione hardware core IP 50GbE esample File Descrizioni

File Nomi	Descrizione
eth_ex_50g.qpf	Progetto Quarto Primo file
eth_ex_50g.qsf	Impostazioni del progetto Quartus file
eth_ex_50g.sdc	Sinossi Vincoli di progettazione file. Puoi copiarlo e modificarlo file per il tuo progetto 50GbE.
continua…

Guida rapida per 50 GbE

File Nomi	Descrizione
eth_ex_50g.v	Design Verilog HDL di alto livello esample file
comune/	Progettazione hardware esampil supporto files
hwtest/main.tcl	Principale file per accedere alla console di sistema

Generazione del progetto esample

Figura 5. Procedura

Figura 6. Esample Scheda Design nell'editor dei parametri 50GbE

Segui questi passaggi per generare il progetto hardware esample e banco di prova

1. A seconda che tu stia utilizzando il software Intel Quartus® Prime Pro Edition o il software Intel Quartus Prime Standard Edition, esegui una delle seguenti azioni: In Intel Quartus Prime Pro Edition, fai clic su File ➤ Creazione guidata nuovo progetto per creare un nuovo progetto Quartus Prime, oppure File ➤ Apri progetto per aprire un progetto Quartus Prime esistente. La procedura guidata richiede di specificare un dispositivo. Nel software Intel Quartus Prime Standard Edition, nel Catalogo IP (Catalogo IP degli strumenti), selezionare la famiglia di dispositivi di destinazione Arria 10.
2. Nel catalogo IP, individuare e selezionare 50G Ethernet. Viene visualizzata la finestra Nuova variazione IP.
3. Specifica un nome di primo livello per la tua variante IP e fai clic su OK. L'editor dei parametri aggiunge il livello superiore .qsys (in Intel Quartus Prime Standard Edition) o .ip (in Intel Quartus Prime Pro Edition) file automaticamente al progetto corrente. Se viene richiesto di aggiungere manualmente il file .qsys o .ip file al progetto, fare clic su Progetto ➤ Aggiungi/Rimuovi Files in Project per aggiungere il file file.
4. Nel software Intel Quartus Prime Standard Edition, è necessario selezionare un dispositivo Arria 10 specifico nel campo Dispositivo oppure mantenere il dispositivo predefinito proposto dal software Quartus Prime.
   Nota: Il design dell'hardware esample sovrascrive la selezione con il dispositivo sulla scheda di destinazione. Si specifica la scheda di destinazione dal menu del design esample opzioni nell'Esample Scheda Progettazione (Passaggio 8).
5. Fare clic su OK. Viene visualizzato l'editor dei parametri.
6. Nella scheda IP, specifica i parametri per la variazione del core IP.
7. Sull'esample Scheda Progettazione, per esampil design Files, selezionare l'opzione Simulazione per generare il banco di prova e selezionare l'opzione Sintesi per generare il progetto hardware example. Solo Verilog HDL filevengono generati s.
   Nota: Non è disponibile un core IP VHDL funzionale. Specifica solo Verilog HDL, per il tuo progetto core IP esamplui.
8. Per la scheda hardware selezionare il kit di sviluppo dell'integrità del segnale del ricetrasmettitore Arria 10 GX.
   Nota: Contatta il tuo rappresentante Intel FPGA per informazioni su una piattaforma adatta a eseguire questo hardware, ad esamplui.
9. Fare clic su Genera Example Pulsante Design. Il Select ExampViene visualizzata la finestra Design Directory.
10. Se si desidera modificare il design esamppercorso o nome della directory dai valori predefiniti visualizzati (alt_e50_0_example_design), passare al nuovo percorso e digitare il nuovo design exampnome della directory (ample_dir>).
11. Fare clic su OK.
12. Fare riferimento alla risposta KDB Come posso compensare il jitter del PLL a cascata o il percorso di clock non dedicato per il clock di riferimento Arria 10 PLL? per una soluzione alternativa dovresti applicare nella directory hardware_test_design nel file .sdc file.

Nota: È necessario consultare questa risposta KDB perché il percorso RX nel core IP 50GbE include PLL a cascata. Pertanto, i core clock IP potrebbero subire un ulteriore jitter nei dispositivi Arria 10. Questa risposta KDB chiarisce le versioni del software in cui è necessaria la soluzione alternativa.

Informazioni correlate
Risposta KDB: Come posso compensare il jitter del PLL a cascata o il percorso di clock non dedicato per il clock di riferimento Arria 10 PLL?

Simulazione del progetto 50GbE Exampil banco di prova

Figura 7. Procedura

Segui questi passaggi per simulare il banco di prova

1. Passare alla directory di simulazione del banco di provaample_dir>/ esample_testbench.
2. Esegui lo script di simulazione per il simulatore supportato di tua scelta. Lo script compila ed esegue il testbench nel simulatore. Fare riferimento alla tabella "Passaggi per simulare il banco di prova".
3. Analizzare i risultati. Il testbench di successo invia dieci pacchetti, riceve dieci pacchetti e visualizza "Testbench completo".

Tabella 3. Passaggi per simulare il banco di prova

Simulatore	Istruzioni
ModelloSim	Nella riga di comando, digitare vsim -do run_vsim.do Se preferisci simulare senza aprire la GUI di ModelSim, digita vsim -c -do run_vsim.do Nota: Il simulatore ModelSim* – Intel FPGA Edition non ha la capacità di simulare questo core IP. È necessario utilizzare un altro simulatore ModelSim supportato come ModelSim SE.
NC Sim	Nella riga di comando, digitare sh run_ncsim.sh
VCS	Nella riga di comando, digitare sh run_vcs.sh
Xcelio	Nella riga di comando, digita sh run_xcelium.sh

L'esecuzione corretta del test visualizza l'output che conferma il comportamento seguente

1. In attesa che l'orologio RX si stabilizzi
2. Stampa stato PHY
3. Invio di 10 pacchetti
4. Ricezione di 10 pacchetti
5. Visualizzazione di "Testbench completato".

I seguenti sampl'output illustra un'esecuzione di test di simulazione riuscita

• #Ref clock viene eseguito a 625 MHz, quindi è possibile utilizzare numeri interi per tutti i periodi di clock.
• #Moltiplica le frequenze riportate per 33/32 per ottenere le frequenze di clock effettive.
• #In attesa di allineamento RX
• #RX raddrizzamento bloccato
• Allineamento corsia #RX bloccato
• #TX abilitato
• #**Invio pacchetto 1…
• #**Invio pacchetto 2…
• #**Invio pacchetto 3…
• #**Invio pacchetto 4…
• #**Invio pacchetto 5…
• #**Invio pacchetto 6…
• #**Invio pacchetto 7…
• #**Pacchetto ricevuto 1…
• #**Invio pacchetto 8…
• #**Pacchetto ricevuto 2…
• #**Invio pacchetto 9…
• #**Pacchetto ricevuto 3…
• #**Invio pacchetto 10…
• #**Pacchetto ricevuto 4…
• #**Pacchetto ricevuto 5…
• #**Pacchetto ricevuto 6…
• #**Pacchetto ricevuto 7…
• #**Pacchetto ricevuto 8…
• #**Pacchetto ricevuto 9…
• #**Pacchetto ricevuto 10…
• #**
• #** Banco di prova completato.
• #**
• #****************************************

Compilazione e configurazione del progetto esample in Hardware

Per compilare il progetto hardware esample e configuralo sul tuo dispositivo Arria 10 GT, segui questi passaggi

1. Garantire la progettazione dell'hardware esampla generazione è completa.
2. Nel software Intel Quartus Prime, apri il progetto Intel Quartus Primeample_dir>/hardware_test_design/eth_ex_50g.qpf.
3. Prima di compilare, assicurati di aver implementato la soluzione alternativa dalla risposta KDB Come posso compensare il jitter del PLL a cascata o il percorso di clock non dedicato per il clock di riferimento PLL di Arria 10? se pertinente per la versione del software.
4. Nel menu Elaborazione, fare clic su Avvia compilazione.
5. Dopo aver generato un oggetto SRAM file .sof, attenersi alla seguente procedura per programmare il progetto hardware esample sul dispositivo Arria 10:

• Nel menu Strumenti, fare clic su Programmatore.
• Nel Programmatore, fare clic su Configurazione hardware.
• Selezionare un dispositivo di programmazione.
• Seleziona e aggiungi la scheda Arria 10 GT con retimer 25G alla tua sessione Intel Quartus Prime.
• Assicurati che Mode sia impostato su JTAG.
• Selezionare il dispositivo Arria 10 e fare clic su Aggiungi dispositivo. Il programmatore visualizza uno schema a blocchi delle connessioni tra i dispositivi sulla tua scheda.
• Nella riga con il tuo .sof, seleziona la casella per il .sof.
• Seleziona la casella nella colonna Programma/Configura.
• Fare clic su Avvia

Nota: Questo disegno esample prende di mira il dispositivo Arria 10 GT. Si prega di contattare il proprio rappresentante Intel FPGA per informazioni su una piattaforma adatta per eseguire questo hardware, ad esample

Informazioni correlate

• Risposta KDB: Come posso compensare il jitter del PLL a cascata o il percorso di clock non dedicato per il clock di riferimento Arria 10 PLL?
• Compilazione incrementale per la progettazione gerarchica e basata sul team
• Programmazione di dispositivi Intel FPGA

Test della progettazione hardware 50GbE Example

Dopo aver compilato il progetto core IP 50GbE example e configurarlo sul dispositivo Arria 10 GT, è possibile utilizzare la console di sistema per programmare il core IP e i relativi registri core IP PHY nativi incorporati. Per accendere la console di sistema e testare il design dell'hardware, ad esample, segui questi passaggi:

1. Dopo la progettazione hardware esample è configurato sul dispositivo Arria 10, nel software Intel Quartus Prime, nel menu Strumenti, fare clic su Strumenti di debug del sistema ➤ Console di sistema.
2. Nel riquadro della console di Tcl, digitare cd hwtest in cui modificare la directoryample_dir>/hardware_test_design/hwtest.
3. Digita source main.tcl per aprire una connessione al server JTAG maestro.

È possibile programmare il core IP con il seguente design esample comandi

• chkphy_status: visualizza le frequenze di clock e lo stato di blocco PHY.
• start_pkt_gen: avvia il generatore di pacchetti.
• stop_pkt_gen: arresta il generatore di pacchetti.
• loop_on: attiva il loopback seriale interno
• loop_off: disattiva il loopback seriale interno.
• reg_read : Restituisce il valore del registro principale IP a .
• reg_write : Scrive al registro principale IP all'indirizzo .

Informazioni correlate

• Progettazione 50GbE esample Registri a pag. 13 Mappa registri per progettazione hardware esamplui.
• Analisi e debugging dei progetti con la console di sistema

Design esample Descrizione

Il disegno esample dimostra le funzioni del core 50GbE con interfaccia transceiver conforme alla specifica CAUI-802.3 dello standard IEEE 4ba. È possibile generare il design dall'Exampscheda le Design nell'editor dei parametri 50GbE. Per generare il disegno esample, devi prima impostare i valori dei parametri per la variazione IP core che intendi generare nel tuo prodotto finale. Generazione del design esample crea una copia dell'IP core; il banco di prova e la progettazione hardware esampusiamo questa variazione come DUT. Se non si impostano i valori dei parametri per il DUT in modo che corrispondano ai valori dei parametri nel prodotto finale, il design exampil file che generi non esercita la variazione del core IP che intendi.

Nota: Il banco di prova dimostra un test di base del core IP. Non intende sostituire un ambiente di verifica completo. È necessario eseguire una verifica più approfondita del proprio progetto 50GbE nella simulazione e nell'hardware.

Informazioni correlate
Intel Arria® 10 50Gbps Ethernet IP Core Guida dell'utente

Design esample Comportamento
Il testbench invia il traffico attraverso il core IP, esercitando il lato di trasmissione e il lato di ricezione del core IP. Nella progettazione hardware esample, è possibile programmare il core IP in modalità di loopback seriale interno e generare traffico sul lato di trasmissione che ripercorre il lato di ricezione.

Design esample Segnali di interfaccia
Il testbench 50GbE è autonomo e non richiede di pilotare alcun segnale di ingresso.

Tabella 4. Progettazione hardware 50GbE esample Segnali di interfaccia

Segnale	Direzione	Commenti
clk50	Ingresso	Guida a 50 MHz. L'intento è quello di guidarlo da un oscillatore da 50 Mhz sulla scheda.
clk_rif	Ingresso	Guida a 644.53125 MHz.
cpu_resetn	Ingresso	Reimposta il nucleo IP. Attivo basso. Guida l'hard reset globale csr_reset_n al core IP.
continua…

Società Intel. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche correnti in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di informazioni, prodotti o servizi qui descritti, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi. *Altri nomi e marchi possono essere rivendicati come proprietà di terzi.

Segnale	Direzione	Commenti
tx_seriale[1:0]	Produzione	Il ricetrasmettitore PHY emette dati seriali.
seriale_rx[1:0]	Ingresso	Dati seriali di ingresso PHY del ricetrasmettitore.
guidato_dall'utente[7:0]	Produzione	Segnali di stato. Il design dell'hardware esample collega questi bit per pilotare i LED sulla scheda di destinazione. I singoli bit riflettono i seguenti valori di segnale e il comportamento del clock: • [0]: segnale di ripristino principale al nucleo IP • [1]: versione divisa di clk_ref • [2]: versione divisa di clk50 • [3]: versione divisa del clock di stato a 100 MHz • [4]: ​​tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

Informazioni correlate
Interfacce e descrizioni dei segnali Fornisce descrizioni dettagliate dei segnali core IP 50GbE e delle interfacce a cui appartengono.

Progettazione 50GbE esample Registri

Tabella 5. Progettazione hardware 50GbE esample Registrati Mappa
Elenca gli intervalli di registri mappati in memoria per la progettazione hardware, ad esample. Si accede a questi registri con le funzioni reg_read e reg_write nella console di sistema.

Offset di parole	Registra categoria
0x300–0x5FF	Registri core IP 50GbE.
0x4000–0x4C00	Arria 10 registri di riconfigurazione dinamica. L'indirizzo di base del registro è 0x4000 per la corsia 0 e 0x4400 per la corsia 1.

Informazioni correlate

• Test della progettazione hardware 50GbE Example a pagina 11 Comandi della console di sistema per accedere ai registri IP core e Native PHY.
• Descrizioni dei registri di controllo e stato 50GbE Descrive i registri core IP 50GbE.

Cronologia delle revisioni del documento

Tabella 6. Progettazione Ethernet 50G esample Guida per l'utente Cronologia delle revisioni

Data	Pubblicazione	Cambiamenti
2019.04.03	17.0	Aggiunto il comando per eseguire le simulazioni Xcelium.
2017.11.08	17.0	Aggiunto collegamento alla risposta KDB che fornisce una soluzione alternativa per il potenziale jitter sui dispositivi Intel Arria® 10 a causa di PLL ATX a cascata nel core IP. Fare riferimento a Generazione del progetto esample a pagina 7 e Compilazione e Configurazione del progetto esample in Hardware a pagina 10. Questo disegno esample guida per l'utente non è stata aggiornata per riflettere Nota: modifiche minori nella generazione del progetto nelle versioni di Intel Quartus Prime successive alla versione del software Intel Quartus Prime versione 17.0.
2017.05.08	17.0	Rilascio pubblico iniziale.

Società Intel. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche correnti in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di informazioni, prodotti o servizi qui descritti, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi. *Altri nomi e marchi possono essere rivendicati come proprietà di altri.

Documenti / Risorse

Intel 50G Ethernet Design Esample [pdf] Guida utente Progettazione Ethernet 50G esample, 50G, Ethernet Design esample, Design Esample

Riferimenti

• Manuale d'uso