इंटेल 50G ईथरनेट डिजाइन पूर्वample

50GbE क्विक स्टार्ट गाइड

50GbE IP कोर एक सिमुलेशन टेस्टबेंच और एक हार्डवेयर डिज़ाइन पूर्व प्रदान करता हैample जो संकलन और हार्डवेयर परीक्षण का समर्थन करता है। जब आप डिज़ाइन पूर्व उत्पन्न करते हैंampले, पैरामीटर संपादक स्वचालित रूप से बनाता है fileहार्डवेयर में डिज़ाइन का अनुकरण, संकलन और परीक्षण करना आवश्यक है। आप संकलित हार्डवेयर डिज़ाइन को Arria 10 GT डिवाइस में डाउनलोड कर सकते हैं।

टिप्पणी: यह डिजाइन पूर्वample Arria 10 GT डिवाइस को लक्षित करता है और इसके लिए 25G रिटाइमर की आवश्यकता होती है। इस हार्डवेयर को चलाने के लिए उपयुक्त प्लेटफॉर्म के बारे में पूछताछ करने के लिए कृपया अपने Intel FPGA प्रतिनिधि से संपर्क करेंampले। कुछ मामलों में उपयुक्त हार्डवेयर का ऋण उपलब्ध हो सकता है। इसके अलावा, इंटेल केवल-संकलन पूर्व प्रदान करता हैample प्रोजेक्ट जिसका उपयोग आप IP कोर क्षेत्र और समय का शीघ्रता से अनुमान लगाने के लिए कर सकते हैं।

चित्र 1. डिजाइन पूर्वampले उपयोग

इंटेल कॉर्पोरेशन। सर्वाधिकार सुरक्षित। इंटेल, इंटेल लोगो और अन्य इंटेल चिह्न इंटेल कॉर्पोरेशन या इसकी सहायक कंपनियों के ट्रेडमार्क हैं। Intel अपने FPGA और सेमीकंडक्टर उत्पादों के प्रदर्शन को Intel की मानक वारंटी के अनुसार वर्तमान विनिर्देशों के अनुसार वारंट करता है, लेकिन किसी भी समय बिना सूचना के किसी भी उत्पाद और सेवाओं में परिवर्तन करने का अधिकार सुरक्षित रखता है। इंटेल द्वारा स्पष्ट रूप से लिखित रूप में सहमति के अलावा, यहां वर्णित किसी भी जानकारी, उत्पाद या सेवा के आवेदन या उपयोग से उत्पन्न होने वाली कोई जिम्मेदारी या उत्तरदायित्व नहीं लेता है। इंटेल ग्राहकों को सलाह दी जाती है कि वे किसी भी प्रकाशित जानकारी पर भरोसा करने से पहले और उत्पादों या सेवाओं के लिए ऑर्डर देने से पहले डिवाइस विनिर्देशों का नवीनतम संस्करण प्राप्त करें। *अन्य नामों और ब्रांडों पर दूसरों की संपत्ति के रूप में दावा किया जा सकता है।

डिजाइन पूर्वampले निर्देशिका संरचना

चित्र 2. 50GbE डिज़ाइन पूर्वampले निर्देशिका संरचना

हार्डवेयर विन्यास और परीक्षण fileएस (हार्डवेयर डिजाइन पूर्वampले) में स्थित हैंampले_दिर>/हार्डवेयर_टेस्ट_डिजाइन. अनुकार files (केवल सिमुलेशन के लिए टेस्टबेंच) में स्थित हैंample_dir>/ पूर्वample_testbench. केवल-संकलन डिज़ाइन उदाampल में स्थित हैampले_दिर>/संकलन_परीक्षण_डिजाइन.

सिमुलेशन डिजाइन उदाampले अवयव

चित्रा 3. 50 जीबीई सिमुलेशन डिजाइन पूर्वampले ब्लॉक आरेख

सिमुलेशन पूर्वampले डिजाइन शीर्ष स्तरीय परीक्षण file यह basic_avl_tb_top.sv है file एटीएक्स पीएलएल को तत्काल और जोड़ता है। इसमें 50 पैकेट भेजने और प्राप्त करने के लिए एक कार्य, send_packets_10g_avl शामिल है।

तालिका 1. 50 जीबीई आईपी कोर टेस्टबेंच File विवरण

File नाम	विवरण
टेस्टबेंच और सिमुलेशन Files
बेसिक_एवीएल_टीबी_टॉप.एसवी	शीर्ष-स्तरीय टेस्टबेंच file. टेस्टबेंच DUT को इंस्टेंट करता है और पैकेट बनाने और स्वीकार करने के लिए Verilog HDL टास्क चलाता है।
टेस्टबेंच लिपियों
run_vsim.do	Testbench चलाने के लिए ModelSim स्क्रिप्ट।
run_vcs.sh	टेस्टबेंच चलाने के लिए Synopsys VCS स्क्रिप्ट।
run_ncsim.sh	टेस्टबेंच चलाने के लिए कैडेंस NCSim स्क्रिप्ट।
run_xcelium.sh	ताल Xcelium* स्क्रिप्ट testbench चलाने के लिए।

rdware डिजाइन पूर्वampले अवयव

चित्र 4. 50GbE हार्डवेयर डिज़ाइन Example उच्च स्तरीय ब्लॉक आरेख

50GbE हार्डवेयर डिज़ाइन उदाampले में निम्नलिखित घटक शामिल हैं

• 50 जीबीई आईपी कोर।
• क्लाइंट लॉजिक जो IP कोर और पैकेट जेनरेशन की प्रोग्रामिंग को कोआर्डिनेट करता है।
• डिवाइस ट्रांसीवर चैनल चलाने के लिए ATX PLL।
• IOPLL एक 100 मेगाहर्ट्ज इनपुट घड़ी से 50 मेगाहर्ट्ज घड़ी उत्पन्न करने के लिए हार्डवेयर डिजाइन उदाampले.
• JTAG नियंत्रक जो सिस्टम कंसोल के साथ संचार करता है। आप सिस्टम कंसोल के माध्यम से क्लाइंट लॉजिक के साथ संवाद करते हैं।

टेबल 2. 50GbE IP कोर हार्डवेयर डिज़ाइन Example File विवरण

File नाम	विवरण
eth_ex_50g.qpf	क्वार्टस प्राइम प्रोजेक्ट file
eth_ex_50g.qsf	क्वार्टस परियोजना सेटिंग्स file
eth_ex_50g.sdc	Synopsys डिजाइन की कमी file. आप इसे कॉपी और संशोधित कर सकते हैं file अपने खुद के 50GbE डिजाइन के लिए।
जारी…

50GbE क्विक स्टार्ट गाइड

File नाम	विवरण
eth_ex_50g.v	शीर्ष-स्तरीय वेरिलॉग एचडीएल डिज़ाइन पूर्वample file
सामान्य/	हार्डवेयर डिजाइन उदाampले सपोर्ट files
hwtest/main.tcl	मुख्य file सिस्टम कंसोल तक पहुँचने के लिए

डिजाइन पूर्व उत्पन्न करनाample

चित्र 5. प्रक्रिया

चित्रा 6. पूर्वamp50GbE पैरामीटर एडिटर में डिज़ाइन टैब

हार्डवेयर डिज़ाइन पूर्व बनाने के लिए इन चरणों का पालन करेंampले और टेस्टबेंच

1. इस पर निर्भर करते हुए कि आप Intel Quartus® Prime Pro Edition सॉफ़्टवेयर का उपयोग कर रहे हैं या Intel Quartus Prime Standard Edition सॉफ़्टवेयर का, निम्न में से कोई एक क्रिया करें: Intel Quartus Prime Pro Edition में, क्लिक करें File ➤ नया क्वार्टस प्राइम प्रोजेक्ट बनाने के लिए नया प्रोजेक्ट विज़ार्ड, या File ➤ मौजूदा क्वार्टस प्राइम प्रोजेक्ट को खोलने के लिए ओपन प्रोजेक्ट। विज़ार्ड आपको एक डिवाइस निर्दिष्ट करने के लिए संकेत देता है। Intel Quartus Prime Standard Edition सॉफ़्टवेयर में, IP कैटलॉग (टूल्स IP कैटलॉग) में, Arria 10 लक्ष्य डिवाइस परिवार का चयन करें।
2. आईपी ​​​​कैटलॉग में, 50 जी ईथरनेट का पता लगाएं और चुनें। नई आईपी विविधता विंडो प्रकट होती है।
3. अपने आईपी विविधता के लिए एक शीर्ष-स्तरीय नाम निर्दिष्ट करें और ठीक क्लिक करें। पैरामीटर संपादक शीर्ष-स्तर .qsys (Intel Quartus Prime Standard Edition में) या .ip (Intel Quartus Prime Pro Edition में) जोड़ता है। file वर्तमान परियोजना के लिए स्वचालित रूप से। यदि आपको मैन्युअल रूप से .qsys या .ip जोड़ने के लिए कहा जाए file प्रोजेक्ट में, प्रोजेक्ट ➤ जोड़ें/निकालें पर क्लिक करें Fileजोड़ने के लिए परियोजना में एस file.
4. इंटेल क्वार्टस प्राइम स्टैंडर्ड एडिशन सॉफ्टवेयर में, आपको डिवाइस फील्ड में एक विशिष्ट अररिया 10 डिवाइस का चयन करना होगा, या क्वार्टस प्राइम सॉफ्टवेयर प्रस्तावित डिफ़ॉल्ट डिवाइस को रखना होगा।
   टिप्पणी: हार्डवेयर डिजाइन उदाample लक्ष्य बोर्ड पर डिवाइस के साथ चयन को अधिलेखित कर देता है। आप डिज़ाइन पूर्व के मेनू से लक्ष्य बोर्ड निर्दिष्ट करते हैंampपूर्व में ले विकल्पampले डिजाइन टैब (चरण 8)।
5. ओके पर क्लिक करें। पैरामीटर संपादक प्रकट होता है।
6. आईपी ​​​​टैब पर, अपने आईपी कोर भिन्नता के लिए पैरामीटर निर्दिष्ट करें।
7. पूर्व परampले डिजाइन टैब, पूर्व के लिएampले डिजाइन Fileएस, टेस्टबेंच उत्पन्न करने के लिए सिमुलेशन विकल्प का चयन करें, और हार्डवेयर डिज़ाइन पूर्व उत्पन्न करने के लिए संश्लेषण विकल्प का चयन करेंampले। केवल वेरिलॉग एचडीएल files उत्पन्न होते हैं.
   टिप्पणी: एक कार्यात्मक वीएचडीएल आईपी कोर उपलब्ध नहीं है। अपने आईपी कोर डिजाइन के लिए केवल वेरिलॉग एचडीएल निर्दिष्ट करेंampले.
8. हार्डवेयर बोर्ड के लिए Arria 10 GX Transceiver Signal Integrity Development Kit का चयन करें।
   टिप्पणी: इस हार्डवेयर को चलाने के लिए उपयुक्त प्लेटफॉर्म के बारे में जानकारी के लिए अपने Intel FPGA प्रतिनिधि से संपर्क करेंampले.
9. जेनरेट एक्स . पर क्लिक करेंampले डिजाइन बटन। पूर्व का चयन करेंampले डिजाइन निर्देशिका विंडो प्रकट होती है।
10. यदि आप डिज़ाइन पूर्व को संशोधित करना चाहते हैंample निर्देशिका पथ या नाम प्रदर्शित डिफ़ॉल्ट से (alt_e50_0_example_design), नए पथ पर ब्राउज़ करें और नया डिज़ाइन टाइप करेंampले निर्देशिका नाम (ampले_दिर>)।
11. ओके पर क्लिक करें।
12. केडीबी उत्तर का संदर्भ लें मैं अररिया 10 पीएलएल संदर्भ घड़ी के लिए पीएलएल कैस्केडिंग या गैर-समर्पित घड़ी पथ के कंपन की भरपाई कैसे करूं? समाधान के लिए आपको .sdc में hardware_test_design निर्देशिका में आवेदन करना चाहिए file.

टिप्पणी: आपको इस KDB उत्तर से परामर्श करना चाहिए क्योंकि 50GbE IP कोर में RX पथ में कैस्केड PLL शामिल हैं। इसलिए, Arria 10 उपकरणों में IP कोर घड़ियाँ अतिरिक्त कंपन का अनुभव कर सकती हैं। यह केडीबी उत्तर उन सॉफ़्टवेयर रिलीज़ को स्पष्ट करता है जिनमें समाधान आवश्यक है।

संबंधित जानकारी
केडीबी उत्तर: मैं अररिया 10 पीएलएल संदर्भ घड़ी के लिए पीएलएल कैस्केडिंग या गैर-समर्पित घड़ी पथ के कंपन की भरपाई कैसे करूं?

50GbE डिजाइन पूर्व अनुकरणampले टेस्टबेंच

चित्र 7. प्रक्रिया

टेस्टबेंच अनुकरण करने के लिए इन चरणों का पालन करें

1. टेस्टबेंच सिमुलेशन निर्देशिका में बदलेंample_dir>/ पूर्वampले_टेस्टबेंच.
2. अपनी पसंद के समर्थित सिम्युलेटर के लिए सिमुलेशन स्क्रिप्ट चलाएँ। स्क्रिप्ट संकलित करती है और सिम्युलेटर में टेस्टबेंच चलाती है। तालिका "टेस्टबेंच अनुकरण करने के लिए कदम" देखें।
3. परिणामों का विश्लेषण करें। सफल टेस्टबेंच दस पैकेट भेजता है, दस पैकेट प्राप्त करता है, और "टेस्टबेंच पूर्ण" प्रदर्शित करता है।

तालिका 3. टेस्टबेंच अनुकरण करने के लिए कदम

सिम्युलेटर	निर्देश
ModelSim	कमांड लाइन में, vsim -do run_vsim.do टाइप करें यदि आप ModelSim GUI को लाए बिना अनुकरण करना पसंद करते हैं, तो टाइप करें vsim -c -do run_vsim.do टिप्पणी: ModelSim* - Intel FPGA संस्करण सिम्युलेटर में इस IP कोर का अनुकरण करने की क्षमता नहीं है। आपको अन्य समर्थित ModelSim सिम्युलेटर जैसे ModelSim SE का उपयोग करना चाहिए।
एनसीएसआईएम	कमांड लाइन में, sh run_ncsim.sh टाइप करें
VC के	कमांड लाइन में, sh run_vcs.sh टाइप करें
एक्सेलियम	कमांड लाइन में, sh run_xcelium.sh टाइप करें

सफल परीक्षण रन निम्नलिखित व्यवहार की पुष्टि करने वाले आउटपुट को प्रदर्शित करता है

1. RX घड़ी के व्यवस्थित होने की प्रतीक्षा की जा रही है
2. मुद्रण PHY स्थिति
3. 10 पैकेट भेज रहे हैं
4. 10 पैकेट प्राप्त करना
5. "टेस्टबेंच पूर्ण" प्रदर्शित करना।

निम्नलिखित एसampले आउटपुट एक सफल सिमुलेशन टेस्ट रन दिखाता है

• #रेफरी घड़ी 625 मेगाहर्ट्ज पर चलती है इसलिए सभी घड़ी अवधियों के लिए पूरे नंबरों का उपयोग किया जा सकता है।
• #वास्तविक क्लॉक फ़्रीक्वेंसी प्राप्त करने के लिए रिपोर्ट की गई फ़्रीक्वेंसी को 33/32 से गुणा करें।
• #RX अलाइनमेंट का इंतजार है
• #RX डेस्क्यू लॉक
• #RX लेन संरेखण बंद
• #TX सक्षम
• #**पैकेट 1 भेजा जा रहा है…
• #**पैकेट 2 भेजा जा रहा है…
• #**पैकेट 3 भेजा जा रहा है…
• #**पैकेट 4 भेजा जा रहा है…
• #**पैकेट 5 भेजा जा रहा है…
• #**पैकेट 6 भेजा जा रहा है…
• #**पैकेट 7 भेजा जा रहा है…
• #**प्राप्त पैकेट 1…
• #**पैकेट 8 भेजा जा रहा है…
• #**प्राप्त पैकेट 2…
• #**पैकेट 9 भेजा जा रहा है…
• #**प्राप्त पैकेट 3…
• #**पैकेट 10 भेजा जा रहा है…
• #**प्राप्त पैकेट 4…
• #**प्राप्त पैकेट 5…
• #**प्राप्त पैकेट 6…
• #**प्राप्त पैकेट 7…
• #**प्राप्त पैकेट 8…
• #**प्राप्त पैकेट 9…
• #**प्राप्त पैकेट 10…
• #**
• #** टेस्टबेंच पूर्ण।
• #**
• #********************************************

डिजाइन पूर्व को संकलित और कॉन्फ़िगर करनाampहार्डवेयर में ले

हार्डवेयर डिजाइन पूर्व संकलित करने के लिएampले और इसे अपने Arria 10 GT डिवाइस पर कॉन्फ़िगर करें, इन चरणों का पालन करें

1. हार्डवेयर डिजाइन पूर्व सुनिश्चित करेंampले पीढ़ी पूरी हो गई है।
2. इंटेल क्वार्टस प्राइम सॉफ्टवेयर में, इंटेल क्वार्टस प्राइम प्रोजेक्ट खोलेंample_dir>/hardware_test_design/eth_ex_50g.qpf।
3. संकलन करने से पहले, सुनिश्चित करें कि आपने केडीबी उत्तर से समाधान लागू कर लिया है मैं अररिया 10 पीएलएल संदर्भ घड़ी के लिए पीएलएल कैस्केडिंग या गैर-समर्पित घड़ी पथ के कंपन की भरपाई कैसे करूं? यदि आपके सॉफ़्टवेयर रिलीज़ के लिए प्रासंगिक है।
4. संसाधन मेनू पर, संकलन प्रारंभ करेंक्लिक करें।
5. आपके द्वारा SRAM ऑब्जेक्ट जनरेट करने के बाद file .sof, हार्डवेयर डिज़ाइन को प्रोग्राम करने के लिए इन चरणों का पालन करें, उदाample अररिया 10 डिवाइस पर:

• उपकरण मेनू पर, प्रोग्रामरक्लिक करें।
• प्रोग्रामर में, हार्डवेयर सेटअप पर क्लिक करें।
• प्रोग्रामिंग डिवाइस का चयन करें।
• अपने Intel Quartus Prime सत्र में 10G रिटाइमर के साथ Arria 25 GT बोर्ड चुनें और जोड़ें।
• सुनिश्चित करें कि मोड J . पर सेट हैTAG.
• Arria 10 डिवाइस का चयन करें और डिवाइस जोड़ें पर क्लिक करें। प्रोग्रामर आपके बोर्ड पर उपकरणों के बीच कनेक्शन का एक ब्लॉक आरेख प्रदर्शित करता है।
• अपने .sof के साथ पंक्ति में, .sof के लिए बॉक्स चेक करें।
• प्रोग्राम/कॉन्फ़िगर कॉलम में बॉक्स को चेक करें।
• प्रारंभ पर क्लिक करें

टिप्पणी: यह डिजाइन पूर्वample Arria 10 GT डिवाइस को लक्षित करता है। इस हार्डवेयर को चलाने के लिए उपयुक्त प्लेटफॉर्म के बारे में पूछताछ करने के लिए कृपया अपने Intel FPGA प्रतिनिधि से संपर्क करेंample

संबंधित जानकारी

• केडीबी उत्तर: मैं अररिया 10 पीएलएल संदर्भ घड़ी के लिए पीएलएल कैस्केडिंग या गैर-समर्पित घड़ी पथ के कंपन की भरपाई कैसे करूं?
• पदानुक्रमित और टीम-आधारित डिज़ाइन के लिए वृद्धिशील संकलन
• प्रोग्रामिंग इंटेल एफपीजीए डिवाइस

50GbE हार्डवेयर डिज़ाइन Ex का परीक्षणample

आपके द्वारा 50GbE IP कोर डिज़ाइन पूर्व संकलित करने के बादampले और इसे अपने Arria 10 GT डिवाइस पर कॉन्फ़िगर करें, आप IP कोर और इसके एम्बेडेड नेटिव PHY IP कोर रजिस्टरों को प्रोग्राम करने के लिए सिस्टम कंसोल का उपयोग कर सकते हैं। सिस्टम कंसोल को चालू करने और हार्डवेयर डिज़ाइन का परीक्षण करने के लिएampले, इन चरणों का पालन करें:

1. हार्डवेयर डिजाइन पूर्व के बादample Arria 10 डिवाइस पर कॉन्फ़िगर किया गया है, Intel Quartus Prime सॉफ़्टवेयर में, टूल मेनू पर, सिस्टम डिबगिंग टूल ➤ सिस्टम कंसोल पर क्लिक करें।
2. Tcl कंसोल फलक में, निर्देशिका को बदलने के लिए cd hwtest टाइप करेंampले_दिर>/हार्डवेयर_टेस्ट_डिजाइन/एचडब्ल्यूटेस्ट.
3. J से कनेक्शन खोलने के लिए source main.tcl टाइप करेंTAG मालिक।

आप निम्न डिज़ाइन पूर्व के साथ IP कोर को प्रोग्राम कर सकते हैंampले आदेश

• chkphy_status: घड़ी की आवृत्ति और PHY लॉक स्थिति प्रदर्शित करता है।
• start_pkt_gen: पैकेट जनरेटर शुरू करता है।
• stop_pkt_gen: पैकेट जनरेटर को रोकता है।
• लूप_ऑन: आंतरिक सीरियल लूपबैक चालू करता है
• लूप_ऑफ: आंतरिक सीरियल लूपबैक को बंद कर देता है।
• reg_read : पर IP कोर रजिस्टर मान लौटाता है .
• reg_write : लिखता है पते पर आईपी कोर रजिस्टर करने के लिए .

संबंधित जानकारी

• 50 जीबीई डिजाइन पूर्वampपृष्ठ 13 पर पंजीयक हार्डवेयर डिजाइन के लिए नक्शा पंजीकृत करें उदाampले.
• सिस्टम कंसोल के साथ डिजाइन का विश्लेषण और डिबगिंग

डिजाइन पूर्वampले विवरण

डिजाइन पूर्वample IEEE 50ba मानक CAUI-802.3 विनिर्देश के अनुरूप ट्रांसीवर इंटरफ़ेस के साथ 4GbE कोर के कार्यों को प्रदर्शित करता है। आप पूर्व से डिजाइन उत्पन्न कर सकते हैंamp50GbE पैरामीटर एडिटर में डिज़ाइन टैब। डिजाइन पूर्व उत्पन्न करने के लिएampले, आपको सबसे पहले आईपी कोर भिन्नता के लिए पैरामीटर मान सेट करना होगा जिसे आप अपने अंतिम उत्पाद में उत्पन्न करना चाहते हैं। डिजाइन बनाना पूर्वample IP कोर की एक प्रति बनाता है; टेस्टबेंच और हार्डवेयर डिजाइन पूर्वampमैं इस भिन्नता का उपयोग DUT के रूप में करता हूं। यदि आप अपने अंतिम उत्पाद में पैरामीटर मानों से मेल खाने के लिए DUT के लिए पैरामीटर मान सेट नहीं करते हैं, तो डिज़ाइन पूर्वampआपके द्वारा जनरेट किया गया वह IP कोर वेरिएशन का उपयोग नहीं करता है जिसका आप इरादा रखते हैं।

टिप्पणी: टेस्टबेंच आईपी कोर का एक बुनियादी परीक्षण प्रदर्शित करता है। यह एक पूर्ण सत्यापन परिवेश के स्थानापन्न होने का इरादा नहीं रखता है। आपको सिमुलेशन और हार्डवेयर में अपने स्वयं के 50GbE डिज़ाइन का अधिक व्यापक सत्यापन करना होगा।

संबंधित जानकारी
Intel Arria® 10 50Gbps ईथरनेट IP कोर उपयोगकर्ता मार्गदर्शिका

डिजाइन पूर्वampले व्यवहार
टेस्टबेंच आईपी कोर के माध्यम से ट्रैफ़िक भेजता है, ट्रांसमिट साइड का प्रयोग करता है और आईपी कोर के पक्ष को प्राप्त करता है। हार्डवेयर डिजाइन पूर्व मेंampले, आप आईपी कोर को आंतरिक सीरियल लूपबैक मोड में प्रोग्राम कर सकते हैं और ट्रांसमिट साइड पर ट्रैफ़िक उत्पन्न कर सकते हैं जो रिसीव साइड के माध्यम से वापस लूप करता है।

डिजाइन पूर्वampले इंटरफ़ेस सिग्नल
50GbE टेस्टबेंच स्व-निहित है और आपको किसी इनपुट सिग्नल को चलाने की आवश्यकता नहीं है।

तालिका 4. 50GbE हार्डवेयर डिज़ाइन Exampले इंटरफ़ेस सिग्नल

संकेत	दिशा	टिप्पणियाँ
clk50	इनपुट	50 मेगाहर्ट्ज पर ड्राइव करें। बोर्ड पर 50 मेगाहर्ट्ज ऑसीलेटर से इसे चलाने का इरादा है।
clk_रेफरी	इनपुट	644.53125 मेगाहर्ट्ज पर ड्राइव करें।
cpu_resetn	इनपुट	आईपी ​​​​कोर रीसेट करता है। सक्रिय कम। वैश्विक हार्ड रीसेट csr_reset_n को IP कोर पर ले जाता है।
जारी…

इंटेल कॉर्पोरेशन। सर्वाधिकार सुरक्षित। Intel, Intel लोगो और अन्य Intel चिह्न Intel Corporation या इसकी सहायक कंपनियों के ट्रेडमार्क हैं। Intel अपने FPGA और सेमीकंडक्टर उत्पादों के प्रदर्शन को Intel की मानक वारंटी के अनुसार वर्तमान विनिर्देशों के अनुसार वारंट करता है, लेकिन किसी भी समय बिना सूचना के किसी भी उत्पाद और सेवाओं में परिवर्तन करने का अधिकार सुरक्षित रखता है। इंटेल द्वारा स्पष्ट रूप से लिखित रूप में सहमति के अलावा, यहां वर्णित किसी भी जानकारी, उत्पाद या सेवा के आवेदन या उपयोग से उत्पन्न होने वाली कोई जिम्मेदारी या उत्तरदायित्व नहीं लेता है। इंटेल ग्राहकों को सलाह दी जाती है कि वे किसी भी प्रकाशित जानकारी पर भरोसा करने से पहले और उत्पादों या सेवाओं के लिए ऑर्डर देने से पहले डिवाइस विनिर्देशों का नवीनतम संस्करण प्राप्त करें। *अन्य नामों और ब्रांडों पर दूसरों की संपत्ति के रूप में दावा किया जा सकता है।

संकेत	दिशा	टिप्पणियाँ
tx_serial [1:0]	उत्पादन	ट्रांसीवर PHY आउटपुट सीरियल डेटा।
आरएक्स_सीरियल [1:0]	इनपुट	ट्रांसीवर PHY इनपुट सीरियल डेटा।
उपयोगकर्ता_एलईडी[7:0]	उत्पादन	स्थिति संकेत। हार्डवेयर डिजाइन उदाample लक्ष्य बोर्ड पर एलईडी ड्राइव करने के लिए इन बिट्स को जोड़ता है। अलग-अलग बिट निम्नलिखित संकेत मान और घड़ी के व्यवहार को दर्शाते हैं: • [0]: आईपी कोर के लिए मुख्य रीसेट संकेत • [1]: clk_ref का विभाजित संस्करण • [2]: clk50 का विभाजित संस्करण • [3]: 100 मेगाहर्ट्ज स्थिति घड़ी का विभाजित संस्करण • [4]: ​​tx_लेन_स्थिर • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

संबंधित जानकारी
इंटरफेस और सिग्नल विवरण 50 जीबीई आईपी कोर सिग्नल और इंटरफेस के विस्तृत विवरण प्रदान करता है जिससे वे संबंधित हैं।

50 जीबीई डिजाइन पूर्वampले रजिस्टर

तालिका 5. 50GbE हार्डवेयर डिज़ाइन Exampले रजिस्टर मानचित्र
हार्डवेयर डिज़ाइन पूर्व के लिए मेमोरी मैप्ड रजिस्टर रेंज सूचीबद्ध करता हैampले। आप इन रजिस्टरों को सिस्टम कंसोल में reg_read और reg_write फ़ंक्शंस के साथ एक्सेस करते हैं।

शब्द ऑफसेट	रजिस्टर श्रेणी
0x300–0x5FF	50 जीबीई आईपी कोर रजिस्टर।
0x4000–0x4C00	एरिया 10 डायनेमिक रीकॉन्फ़िगरेशन रजिस्टर। रजिस्टर आधार पता लेन 0 के लिए 4000x0 और लेन 0 के लिए 4400x1 है।

संबंधित जानकारी

• 50GbE हार्डवेयर डिज़ाइन Ex का परीक्षणampपृष्ठ 11 पर देखें सिस्टम कंसोल IP कोर और नेटिव PHY रजिस्टरों तक पहुँचने के लिए आदेश देता है।
• 50GbE नियंत्रण और स्थिति रजिस्टर विवरण 50GbE IP कोर रजिस्टरों का वर्णन करता है।

दस्तावेज़ संशोधन इतिहास

तालिका 6. 50G ईथरनेट डिजाइन पूर्वampउपयोगकर्ता गाइड संशोधन इतिहास

तारीख	मुक्त करना	परिवर्तन
2019.04.03	17.0	Xcelium सिमुलेशन चलाने के लिए आदेश जोड़ा गया।
2017.11.08	17.0	केडीबी आंसर में लिंक जोड़ा गया जो आईपी कोर में कैस्केडिंग एटीएक्स पीएलएल के कारण इंटेल अररिया® 10 उपकरणों पर संभावित घबराहट के लिए समाधान प्रदान करता है। को देखें डिजाइन पूर्व उत्पन्न करनाample पेज 7 पर और संकलन और डिज़ाइन Ex को कॉन्फ़िगर करनाampहार्डवेयर में ले पृष्ठ 10 पर. यह डिजाइन पूर्वampले उपयोगकर्ता गाइड को प्रतिबिंबित करने के लिए अद्यतन नहीं किया गया है टिप्पणी: इंटेल क्वार्टस प्राइम सॉफ्टवेयर रिलीज की तुलना में बाद में इंटेल क्वार्टस प्राइम रिलीज में डिजाइन निर्माण में मामूली बदलाव v17.0.
2017.05.08	17.0	प्रारंभिक सार्वजनिक रिलीज।

इंटेल कॉर्पोरेशन। सर्वाधिकार सुरक्षित। Intel, Intel लोगो और अन्य Intel चिह्न Intel Corporation या इसकी सहायक कंपनियों के ट्रेडमार्क हैं। Intel अपने FPGA और सेमीकंडक्टर उत्पादों के प्रदर्शन को Intel की मानक वारंटी के अनुसार वर्तमान विनिर्देशों के अनुसार वारंट करता है, लेकिन किसी भी समय बिना सूचना के किसी भी उत्पाद और सेवाओं में परिवर्तन करने का अधिकार सुरक्षित रखता है। इंटेल द्वारा स्पष्ट रूप से लिखित रूप में सहमति के अलावा, यहां वर्णित किसी भी जानकारी, उत्पाद या सेवा के आवेदन या उपयोग से उत्पन्न होने वाली कोई जिम्मेदारी या उत्तरदायित्व नहीं लेता है। इंटेल ग्राहकों को सलाह दी जाती है कि वे किसी भी प्रकाशित जानकारी पर भरोसा करने से पहले और उत्पादों या सेवाओं के लिए ऑर्डर देने से पहले डिवाइस विनिर्देशों का नवीनतम संस्करण प्राप्त करें। *अन्य नामों और ब्रांडों पर दूसरों की संपत्ति के रूप में दावा किया जा सकता है।

दस्तावेज़ / संसाधन

इंटेल 50G ईथरनेट डिजाइन पूर्वample [पीडीएफ] उपयोगकर्ता गाइड 50G ईथरनेट डिजाइन पूर्वample, 50G, ईथरनेट डिज़ाइन Exampले, डिजाइन पूर्वample

संदर्भ

• उपयोगकर्ता पुस्तिका