intel 50G Ethernet dizajn Example Korisničko uputstvo

Sadržaj sakriti

1 intel 50G Ethernet dizajn Example

2 50GbE Vodič za brzi početak

3 Design Example Struktura imenika

4 Simulation Design Example Components

5 Generiranje Design Example

6 Simulacija 50GbE Design Example Testbench

7 Design Example Description

8 50GbE Design Example Registers

9 Dokumenti / Resursi

9.1 Reference

10 Related Posts

intel 50G Ethernet dizajn Example

50GbE Vodič za brzi početak

50GbE IP jezgro pruža simulacioni testni sto i hardverski dizajn nprampfajl koji podržava kompilaciju i testiranje hardvera. Kada generišete dizajn nprampda, uređivač parametara automatski kreira fileNeophodan je za simulaciju, kompajliranje i testiranje dizajna u hardveru. Možete preuzeti kompilirani hardverski dizajn na Arria 10 GT uređaj.

Napomena: Ovaj dizajn example cilja na Arria 10 GT uređaj i zahtijeva 25G retimer. Molimo kontaktirajte svog predstavnika Intel FPGA da se raspitate o platformi pogodnoj za pokretanje ovog hardvera nprample. U nekim slučajevima može biti dostupna pozajmica odgovarajućeg hardvera. Osim toga, Intel nudi example projekt koji možete koristiti za brzu procjenu IP jezgre područja i vremena.

Slika 1. Dizajn prample Usage

Intel Corporation. Sva prava zadržana. Intel, Intel logo i druge Intel oznake su zaštitni znaci Intel Corporation ili njenih podružnica. Intel garantuje performanse svojih FPGA i poluprovodničkih proizvoda u skladu sa trenutnim specifikacijama u skladu sa Intelovom standardnom garancijom, ali zadržava pravo da izvrši izmene bilo kojeg proizvoda i usluge u bilo koje vreme bez prethodne najave. Intel ne preuzima nikakvu odgovornost ili odgovornost koja proizilazi iz primene ili korišćenja bilo koje informacije, proizvoda ili usluge opisane ovde, osim ako je Intel izričito pristao u pisanoj formi. Intelovim kupcima se savjetuje da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koju objavljenu informaciju i prije naručivanja proizvoda ili usluga. *Druga imena i robne marke mogu se smatrati vlasništvom drugih.

Design Example Struktura imenika

Slika 2. 50GbE dizajn prample Struktura imenika

Konfiguracija i testiranje hardvera files (dizajn hardvera nprample) nalaze se uample_dir>/hardware_test_design. Simulacija files (testna ploča samo za simulaciju) se nalaze uample_dir>/ example_testbench. Dizajn samo za kompilaciju example se nalazi uample_dir>/compilation_test_design.

Simulation Design Example Components

Slika 3. Dizajn simulacije 50GbE prample Block Diagram

Simulacija prample design top-level test file je basic_avl_tb_top.sv Ovo file instancira i povezuje ATX PLL. Uključuje zadatak, send_packets_50g_avl, za slanje i primanje 10 paketa.

Tabela 1. 50GbE IP Core Testbench File Opisi

File Ime	Opis
Testbench i simulacija Files
basic_avl_tb_top.sv	Testbench najvišeg nivoa file. Testbench instancira DUT i pokreće Verilog HDL zadatke da generiše i prihvati pakete.
Testbench skripte
run_vsim.do	ModelSim skripta za pokretanje testbench-a.
run_vcs.sh	Synopsys VCS skripta za pokretanje testbench-a.
run_ncsim.sh	Cadence NCSim skripta za pokretanje testbench-a.
run_xcelium.sh	Cadence Xcelium* skripta za pokretanje testbench-a.

rdware Design Example Components

Slika 4. Dizajn 50GbE hardvera prample Blok dijagram visokog nivoa

50GbE hardverski dizajn prample uključuje sljedeće komponente

50GbE IP jezgro.
Klijentska logika koja koordinira programiranje IP jezgra i generisanje paketa.

ATX PLL za upravljanje kanalima primopredajnika uređaja.
IOPLL za generiranje takta od 100 MHz od ulaznog takta od 50 MHz do hardverskog dizajna npr.ample.

JTAG kontroler koji komunicira sa sistemskom konzolom. Sa logikom klijenta komunicirate preko sistemske konzole.

Tabela 2. Dizajn hardvera 50GbE IP jezgra prample File Opisi

File Imena	Opis
eth_ex_50g.qpf	Quartus Prime projekat file
eth_ex_50g.qsf	Postavke projekta Quartus file
eth_ex_50g.sdc	Synopsys Design Constraints file. Ovo možete kopirati i modificirati file za vaš vlastiti 50GbE dizajn.
*nastavak…*

50GbE Vodič za brzi početak

File Imena	Opis
eth_ex_50g.v	Vrhunski Verilog HDL dizajn example file
uobičajeno/	Dizajn hardvera prample support files
hwtest/main.tcl	Main file za pristup sistemskoj konzoli

Generiranje Design Example

Slika 5. Procedura

Slika 6. Primample Design Tab u 50GbE Parameter Editoru

Slijedite ove korake za generiranje hardverskog dizajna nprample i testbench

U zavisnosti od toga da li koristite softver Intel Quartus® Prime Pro Edition ili softver Intel Quartus Prime Standard Edition, izvršite jednu od sledećih radnji: U Intel Quartus Prime Pro Edition, kliknite na File ➤ Čarobnjak za novi projekt za kreiranje novog Quartus Prime projekta, ili File ➤ Otvori projekat da otvorite postojeći Quartus Prime projekat. Čarobnjak od vas traži da navedete uređaj. U softveru Intel Quartus Prime Standard Edition, u IP katalogu (IP katalog alata), izaberite porodicu ciljnih uređaja Arria 10.
U IP katalogu pronađite i odaberite 50G Ethernet. Pojavljuje se prozor Nova varijacija IP adrese.

Odredite naziv najvišeg nivoa za vašu varijaciju IP-a i kliknite na OK. Uređivač parametara dodaje .qsys najvišeg nivoa (u Intel Quartus Prime Standard Edition) ili .ip (u Intel Quartus Prime Pro Edition) file na trenutni projekat automatski. Ako se od vas zatraži da ručno dodate .qsys ili .ip file za projekat, kliknite na Project ➤ Add/Remove Files u Project da biste dodali file.
U softveru Intel Quartus Prime Standard Edition, morate odabrati određeni Arria 10 uređaj u polju Device ili zadržati podrazumevani uređaj koji Quartus Prime softver predlaže.
Napomena: Dizajn hardvera prample prepisuje izbor sa uređajem na ciljnoj ploči. Ciljnu ploču određujete iz menija dizajna nprample opcije u Example Kartica Dizajn (korak 8).

Kliknite OK. Pojavljuje se uređivač parametara.
Na kartici IP navedite parametre za varijaciju vaše IP jezgre.

Na Example Dizajn kartica, nprample Design Files, odaberite opciju Simulation za generiranje testne ploče i odaberite opciju Synthesis za generiranje hardverskog dizajna npr.ample. Samo Verilog HDL files se generiraju.
Napomena: Funkcionalno VHDL IP jezgro nije dostupno. Odredite samo Verilog HDL za dizajn vašeg IP jezgra nprample.
Za hardversku ploču odaberite Arria 10 GX komplet za razvoj integriteta signala primopredajnika.
Napomena: Kontaktirajte svog predstavnika Intel FPGA za informacije o platformi koja je pogodna za pokretanje ovog hardvera nprample.

Kliknite na Generate Example Design dugme. Odaberite ExampPojavljuje se prozor Direktorij dizajna.
Ako želite izmijeniti dizajn nprample staza ili ime direktorijuma iz prikazanih zadanih postavki (alt_e50_0_example_design), idite na novu putanju i upišite novi dizajn nprampime direktorija (ample_dir>).
Kliknite OK.
Pogledajte KDB odgovor Kako da kompenziram podrhtavanje PLL kaskadne ili nenamjenske putanje takta za Arria 10 PLL referentni sat? za zaobilazno rješenje trebate primijeniti u direktoriju hardware_test_design u .sdc file.

Napomena: Morate konsultovati ovaj KDB odgovor jer RX staza u 50GbE IP jezgri uključuje kaskadne PLL-ove. Stoga bi taktovi IP jezgre mogli doživjeti dodatno podrhtavanje u Arria 10 uređajima. Ovaj KDB odgovor pojašnjava izdanja softvera u kojima je potrebno rješenje.

Povezane informacije
KDB odgovor: Kako da kompenziram podrhtavanje PLL kaskadne ili nenamjenske putanje takta za Arria 10 PLL referentni sat?

Simulacija 50GbE Design Example Testbench

Slika 7. Procedura

Slijedite ove korake za simulaciju testne ploče

Promijenite u direktorij simulacije testbench-aample_dir>/ example_testbench.
Pokrenite skriptu za simulaciju za podržani simulator po vašem izboru. Skripta kompajlira i pokreće testbench u simulatoru. Pogledajte tabelu „Koraci za simulaciju Testbench-a“.
Analizirajte rezultate. Uspješan testbench šalje deset paketa, prima deset paketa i prikazuje “Testbench complete”.

Tabela 3. Koraci za simulaciju Testbench-a

Simulator	Uputstva
ModelSim	U komandnoj liniji otkucajte vsim -do run_vsim.do Ako više volite da simulirate bez pokretanja ModelSim GUI, upišite vsim -c -do run_vsim.do Napomena: ModelSim* – Intel FPGA Edition simulator nema kapacitet da simulira ovo IP jezgro. Morate koristiti drugi podržani ModelSim simulator kao što je ModelSim SE.
NCSim	U komandnoj liniji upišite sh run_ncsim.sh
VCS	U komandnoj liniji upišite sh run_vcs.sh
Xcelium	U komandnoj liniji upišite sh run_xcelium.sh

Uspješno probno izvođenje prikazuje izlaz koji potvrđuje sljedeće ponašanje

Čeka se da se RX sat smiri
Štampanje PHY statusa
Slanje 10 paketa
Primam 10 paketa

Prikazuje se "Testbench complete."

Sljedeće sample output ilustruje uspješan probni rad simulacije

#Ref takt radi na 625 MHz tako da se cijeli brojevi mogu koristiti za sve periode takta.

#Pomnožite prijavljene frekvencije sa 33/32 da biste dobili stvarne frekvencije sata.
#Čeka se RX poravnanje
#RX deskew zaključan

#RX poravnanje trake zaključano
#TX omogućen
#**Slanje paketa 1…

#**Slanje paketa 2…
#**Slanje paketa 3…
#**Slanje paketa 4…

#**Slanje paketa 5…
#**Slanje paketa 6…
#**Slanje paketa 7…

#**Primljen paket 1…
#**Slanje paketa 8…
#**Primljen paket 2…

#**Slanje paketa 9…
#**Primljen paket 3…
#**Slanje paketa 10…

#**Primljen paket 4…
#**Primljen paket 5…
#**Primljen paket 6…

#**Primljen paket 7…
#**Primljen paket 8…
#**Primljen paket 9…

#**Primljen paket 10…
#**
#** Testbench je završen.

#**
#*********************************************

Kompajliranje i konfigurisanje dizajna prample u Hardveru

Za kompajliranje hardverskog dizajna nprampi konfigurirajte ga na svom Arria 10 GT uređaju, slijedite ove korake

Osigurajte dizajn hardvera nprampgeneracija je kompletna.
U softveru Intel Quartus Prime otvorite projekat Intel Quartus Primeample_dir>/hardware_test_design/eth_ex_50g.qpf.

Prije kompajliranja, uvjerite se da ste implementirali zaobilazno rješenje iz KDB-a Odgovor Kako da kompenziram podrhtavanje PLL kaskadne ili nenamjenske putanje takta za Arria 10 PLL referentni sat? ako je relevantno za izdanje vašeg softvera.
U meniju Obrada kliknite na Pokreni kompilaciju.
Nakon što generišete SRAM objekat file .sof, slijedite ove korake da programirate dizajn hardvera nprample na uređaju Arria 10:

U meniju Alati kliknite na Programer.
U Programatoru kliknite na Podešavanje hardvera.
Odaberite uređaj za programiranje.

Odaberite i dodajte Arria 10 GT ploču sa 25G retimerom u svoju Intel Quartus Prime sesiju.
Uvjerite se da je Mode postavljen na JTAG.
Odaberite Arria 10 uređaj i kliknite Dodaj uređaj. Programator prikazuje blok dijagram veza između uređaja na vašoj ploči.

U redu sa vašim .sof označite polje za .sof.
Označite polje u koloni Program/Konfiguriraj.
Kliknite na Start

Napomena: Ovaj dizajn example cilja na Arria 10 GT uređaj. Molimo kontaktirajte svog predstavnika Intel FPGA da se raspitate o platformi pogodnoj za pokretanje ovog hardvera nprample

Povezane informacije

KDB odgovor: Kako da kompenziram podrhtavanje PLL kaskadne ili nenamjenske putanje takta za Arria 10 PLL referentni sat?

Inkrementalna kompilacija za hijerarhijski i timski dizajn
Programiranje Intel FPGA uređaja

Testiranje 50GbE hardverskog dizajna Example

Nakon što kompajlirate 50GbE IP dizajn jezgre nprampi konfigurišite ga na svom Arria 10 GT uređaju, možete koristiti sistemsku konzolu da programirate IP jezgro i njegove ugrađene Native PHY IP jezgro registre. Da biste uključili sistemsku konzolu i testirali dizajn hardvera, nprampslijedite ove korake:

Nakon dizajna hardvera nprample je konfigurisan na uređaju Arria 10, u softveru Intel Quartus Prime, u meniju Alati, kliknite na System Debugging Tools ➤ Sistemska konzola.
U oknu Tcl konzole otkucajte cd hwtest da biste promijenili direktorijample_dir>/hardware_test_design/hwtest.

Otkucajte source main.tcl da otvorite vezu sa JTAG majstor.

IP jezgro možete programirati sa sljedećim dizajnom nprample commands

chkphy_status: Prikazuje frekvencije sata i status PHY zaključavanja.

start_pkt_gen: Pokreće generator paketa.
stop_pkt_gen: Zaustavlja generator paketa.
loop_on: Uključuje internu serijsku petlju

loop_off: Isključuje internu serijsku petlju.
reg_read : Vraća vrijednost registra IP jezgre na .
reg_write : Piše u IP core registar na adresi .

Povezane informacije

50GbE Design Example Registri na strani 13 Registrovana karta za projektovanje hardvera nprample.
Analiza i otklanjanje grešaka u dizajnu sa sistemskom konzolom

Design Example Description

Dizajn example pokazuje funkcije 50GbE jezgre sa primopredajnikom sučeljem usklađenim sa IEEE 802.3ba standardnom CAUI-4 specifikacijom. Možete generirati dizajn iz Example Kartica Dizajn u uređivaču parametara 50GbE. Za generiranje dizajna nprampPrvo morate postaviti vrijednosti parametara za varijaciju IP jezgre koju namjeravate generirati u svom krajnjem proizvodu. Generisanje dizajna nprample kreira kopiju IP jezgra; test stol i dizajn hardvera nprampkoristimo ovu varijaciju kao DUT. Ako ne postavite vrijednosti parametara za DUT tako da odgovaraju vrijednostima parametara u vašem krajnjem proizvodu, dizajn prample da generišete ne koristi varijaciju IP jezgra koju nameravate.

Napomena: Testbench demonstrira osnovni test IP jezgra. Nije predviđeno da bude zamjena za okruženje pune provjere. Morate izvršiti opsežniju verifikaciju vlastitog 50GbE dizajna u simulaciji i hardveru.

Povezane informacije
Intel Arria® 10 50Gbps Ethernet IP Core korisnički priručnik

Design Example Behavior
Testbench šalje saobraćaj kroz IP jezgro, vežbajući stranu za prenos i prijem na IP jezgru. U dizajnu hardvera nprampDakle, možete programirati IP jezgro u internom serijskom režimu povratne petlje i generirati promet na strani odašiljanja koja se vraća u petlju kroz prijemnu stranu.

Design Example Interface Signals
50GbE testna ploča je samostalna i ne zahtijeva od vas da pokrećete bilo kakve ulazne signale.

Tabela 4. Dizajn 50GbE hardvera prample Interface Signals

Signal	Smjer	Komentari
clk50	Input	Vozite na 50 MHz. Namjera je pokrenuti ovo sa 50 Mhz oscilatora na ploči.
clk_ref	Input	Vozite na 644.53125 MHz.
cpu_resetn	Input	Resetuje IP jezgro. Niska aktivnost. Pokreće globalni hard reset csr_reset_n na IP jezgro.
*nastavak…*

Signal	Smjer	Komentari
tx_serial[1:0]	Izlaz	Primopredajnik PHY izlazni serijski podaci.
rx_serial[1:0]	Input	Primopredajnik PHY ulazni serijski podaci.
user_led[7:0]	Izlaz	Statusni signali. Dizajn hardvera prample povezuje ove bitove za pokretanje LED dioda na ciljnoj ploči. Pojedinačni bitovi odražavaju sljedeće vrijednosti signala i ponašanje sata: • [0]: Glavni signal za resetovanje na IP jezgro • [1]: Podijeljena verzija clk_ref • [2]: Podijeljena verzija clk50 • [3]: Podijeljena verzija statusnog sata od 100 MHz • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

Povezane informacije
Interfejsi i opisi signala Pruža detaljne opise 50GbE IP jezgrinih signala i interfejsa kojima oni pripadaju.

50GbE Design Example Registers

Tabela 5. Dizajn 50GbE hardvera prample Register Map
Navodi opsege registra mapiranih memorije za hardverski dizajn nprample. Ovim registrima pristupate pomoću funkcija reg_read i reg_write u sistemskoj konzoli.

Word Offset	Register Category
0x300–0x5FF	50GbE IP core registri.
0x4000–0x4C00	Arria 10 registri dinamičke rekonfiguracije. Osnovna adresa registra je 0x4000 za traku 0 i 0x4400 za traku 1.

Povezane informacije

Testiranje 50GbE hardverskog dizajna Example na stranici 11 Naredbe sistemske konzole za pristup IP jezgri i izvornim PHY registrima.
Opisi 50GbE kontrolnih i statusnih registara Opisuju registre jezgre 50GbE IP.

Istorija revizija dokumenta

Tabela 6. 50G Ethernet dizajn prample Korisnički vodič Istorija revizija

Datum	Pusti	Promjene
2019.04.03	17.0	Dodata naredba za pokretanje Xcelium simulacija.
2017.11.08	17.0	Dodata veza za KDB Answer koja pruža rješenje za potencijalno podrhtavanje na Intel Arria® 10 uređajima zbog kaskadnih ATX PLL-ova u IP jezgri. Pogledajte Generiranje Design Example na strani 7 i Sastavljanje i Konfiguriranje Design Example u Hardveru na strani 10. Ovaj dizajn exampUputstvo za upotrebu nije ažurirano kako bi se odražavalo Napomena: manje promjene u generaciji dizajna u izdanjima Intel Quartus Prime kasnije od izdanja softvera Intel Quartus Prime v17.0.
2017.05.08	17.0	Prvo javno objavljivanje.

Dokumenti / Resursi

intel 50G Ethernet dizajn Example [pdf] Korisnički priručnik
50G Ethernet dizajn Example, 50G, Ethernet Design Example, Design Example

Reference

Uputstvo za upotrebu

intel 50G Ethernet dizajn Example

50GbE Vodič za brzi početak

Design Example Struktura imenika

Simulation Design Example Components

Generiranje Design Example

Simulacija 50GbE Design Example Testbench

Design Example Description

50GbE Design Example Registers

Dokumenti / Resursi

Reference

Ostavite komentar

Otkaži odgovor