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1 インテル 50G イーサネット設計例ample
2 50GbE クイックスタートガイド
3 設計例ampファイル ディレクトリ構造
4 シミュレーション設計例ampル コンポーネント
5 デザイン Ex の生成ample
6 50GbE設計のシミュレーション例ampテストベンチ
7 設計例ampファイル説明
8 50GbE設計例ampファイル登録
9 ドキュメント / リソース
9.1 参考文献
10 関連記事

ロゴ

インテル 50G イーサネット設計例ample

インテル-50G-イーサネット-デザイン-Examp製品イメージ

50GbE クイックスタートガイド

50GbE IPコアは、シミュレーションテストベンチとハードウェア設計例を提供します。ampコンパイルとハードウェア テストをサポートするファイル。 デザインexを生成するときampパラメータエディタが自動的に fileハードウェアで設計をシミュレート、コンパイル、テストするには、コンパイル済みのハードウェア設計が必要です。コンパイル済みのハードウェア設計を Arria 10 GT デバイスにダウンロードできます。

注記： このデザインexampleはArria 10 GTデバイスを対象としており、25Gリタイマーが必要です。このハードウェアを実行するのに適したプラットフォームについては、Intel FPGAの担当者にお問い合わせください。amp場合によっては、適切なハードウェアの貸し出しが利用できる場合もあります。さらに、インテルはコンパイル専用のexampこのプロジェクトを使用して、IP コアの面積とタイミングをすばやく見積もることができます。

図 1. 設計例amp使い方インテル-50G-イーサネット-デザイン-Exampル-図-1

Intel Corporation。無断複写・転載を禁じます。Intel、Intel ロゴ、その他の Intel マークは、Intel Corporation またはその子会社の商標です。Intel は、FPGA および半導体製品が Intel の標準保証に従って現在の仕様どおりに動作することを保証しますが、製品およびサービスにいつでも予告なく変更する権利を留保します。Intel は、Intel が書面で明示的に同意した場合を除き、ここに記載されている情報、製品、またはサービスを適用または使用したことに起因する責任または義務を一切負いません。Intel のお客様は、公開されている情報に依拠する前、および製品またはサービスを注文する前に、デバイスの最新版仕様を入手することをお勧めします。*その他の名前およびブランドは、他者の所有物として主張される場合があります。

設計例ampファイル ディレクトリ構造

図2. 50GbE設計例ampファイル ディレクトリ構造インテル-50G-イーサネット-デザイン-Exampル-図-2

ハードウェア構成とテスト files (ハードウェア設計 example) は次の場所にあります。ample_dir>/hardware_test_design。シミュレーション files (シミュレーション専用のテストベンチ) は次の場所にあります。ample_dir>/example_testbench.コンパイルのみの設計例ampルは次の場所にありますample_dir>/compilation_test_design.

シミュレーション設計例ampル コンポーネント

図3. 50GbEシミュレーション設計例ampブロック図インテル-50G-イーサネット-デザイン-Exampル-図-3

シミュレーション元ample designトップレベルテスト file basic_avl_tb_top.svです。 file ATX PLL をインスタンス化して接続します。50 個のパケットを送受信するタスク send_packets_10g_avl が含まれています。

表1. 50GbE IPコアテストベンチ File 説明

File 名前 説明
テストベンチとシミュレーション Files
Basic_avl_tb_top.sv トップレベルのテストベンチ file. テストベンチは DUT をインスタンス化し、Verilog HDL タスクを実行してパケットを生成および受け入れます。
テストベンチ スクリプト
run_vsim.do テストベンチを実行する ModelSim スクリプト。
run_vcs.sh テストベンチを実行する Synopsys VCS スクリプト。
run_ncsim.sh テストベンチを実行する Cadence NCSim スクリプト。
run_xcelium.sh テストベンチを実行するための Cadence Xcelium* スクリプト。

rdware デザイン Exampル コンポーネント

図4. 50GbEハードウェア設計例ampハイレベルブロックダイアグラムインテル-50G-イーサネット-デザイン-Exampル-図-4

50GbEハードウェア設計例ampleには以下のコンポーネントが含まれています

  • 50GbE IP コア。
  • IP コアのプログラミングとパケット生成を調整するクライアント ロジック。
  • デバイスのトランシーバー チャネルを駆動する ATX PLL。
  • ハードウェア デザイン ex への 100 MHz 入力クロックから 50 MHz クロックを生成する IOPLLampル。
  • JTAG システム コンソールと通信するコントローラ。システム コンソールを介してクライアント ロジックと通信します。

表2. 50GbE IPコアハードウェア設計例ample File 説明

File 名前 説明
eth_ex_50g.qpf Quartus Prime プロジェクト file
eth_ex_50g.qsf Quartusプロジェクト設定 file
eth_ex_50g.sdc シノプシスの設計上の制約 file. これをコピーして変更できます file 独自の 50GbE 設計に。
続き…

50GbE クイックスタートガイド

File 名前 説明
eth_ex_50g.v 最上位 Verilog HDL 設計例ample file
一般/ ハードウェア設計例ampルサポート files
hwtest/main.tcl 主要 file システムコンソールへのアクセス用

デザイン Ex の生成ample

図 5. 手順インテル-50G-イーサネット-デザイン-Exampル-図-5

図6.例amp50GbEパラメータエディタのleデザインタブインテル-50G-イーサネット-デザイン-Exampル-図-6

次の手順に従って、ハードウェア デザインを生成します。ample とテストベンチ

  1. インテル® Quartus® Prime プロ・エディション・ソフトウェアを使用しているか、インテル® Quartus® Prime スタンダード・エディション・ソフトウェアを使用しているかに応じて、次のいずれかの操作を実行します。インテル® Quartus® Prime プロ・エディションでは、 File ➤ 新しい Quartus Prime プロジェクトを作成する New Project Wizard、または File ➤ プロジェクトを開くと、既存の Quartus Prime プロジェクトが開きます。ウィザードでは、デバイスを指定するように求められます。Intel Quartus Prime Standard Edition ソフトウェアの IP カタログ (ツール > IP カタログ) で、Arria 10 ターゲット デバイス ファミリーを選択します。
  2. IP カタログで、50G Ethernet を見つけて選択します。[新しい IP バリエーション] ウィンドウが表示されます。
  3. IPバリエーションのトップレベル名を指定して、「OK」をクリックします。パラメータエディタは、トップレベルの.qsys（Intel Quartus Prime Standard Editionの場合）または.ip（Intel Quartus Prime Pro Editionの場合）を追加します。 file 現在のプロジェクトに自動的に追加されます。.qsysまたは.ipを手動で追加するように求められた場合は、 file プロジェクトに追加するには、プロジェクト ➤ 追加/削除をクリックします。 Files をプロジェクトに追加して file.
  4. Intel Quartus Prime Standard Edition ソフトウェアでは、デバイス フィールドで特定の Arria 10 デバイスを選択するか、Quartus Prime ソフトウェアが提案するデフォルトのデバイスをそのまま使用する必要があります。
    注記： ハードウェア設計例ample は、選択内容をターゲット ボード上のデバイスで上書きします。 design exのメニューから対象ボードを指定しますampEx のファイル オプションampル デザイン タブ (手順 8)。
  5. [OK] をクリックします。 パラメータエディタが表示されます。
  6. [IP] タブで、IP コア バリエーションのパラメーターを指定します。
  7. 元でample Design タブ、Ex 用ampルデザイン File[Simulation] オプションを選択してテストベンチを生成し、[Synthesis] オプションを選択してハードウェア デザイン ex を生成します。ampル。 Verilog HDL のみ fileが生成されます。
    注記： 機能する VHDL IP コアが利用できません。 IP コア デザインの例では、Verilog HDL のみを指定します。ampル。
  8. ハードウェア ボードの場合は、Arria 10 GX トランシーバー シグナル インテグリティ開発キットを選択します。
    注記： このハードウェアを実行するのに適したプラットフォームの詳細については、Intel FPGAの担当者にお問い合わせください。ampル。
  9. [Ex の生成] をクリックします。ampルデザインボタン。 選択した例ample Design Directory ウィンドウが表示されます。
  10. デザインexの修正をご希望の場合amp表示されるデフォルトからファイルディレクトリパスまたは名前（alt_e50_0_example_design)、新しいパスを参照し、新しいデザイン ex を入力します。ampファイル ディレクトリ名 (ample_dir>)。
  11. [OK]をクリックします。
  12. .sdcのhardware_test_designディレクトリに適用する回避策については、KDBの回答「Arria 10 PLLリファレンスクロックのPLLカスケードまたは非専用クロックパスのジッタを補正するにはどうすればよいですか？」を参照してください。 file.

注記： 50GbE IP コアの RX パスにはカスケード PLL が含まれているため、この KDB 回答を参照する必要があります。そのため、Arria 10 デバイスでは IP コア クロックにさらなるジッターが発生する可能性があります。この KDB 回答では、回避策が必要となるソフトウェア リリースを明確にしています。

関連情報
KDB 回答: Arria 10 PLL リファレンス クロックの PLL カスケードまたは非専用クロック パスのジッタを補正するにはどうすればよいですか?

50GbE設計のシミュレーション例ampテストベンチ

図 7. 手順インテル-50G-イーサネット-デザイン-Exampル-図-7

テストベンチをシミュレートするには、次の手順に従います。

  1. テストベンチ シミュレーション ディレクトリに移動します。ample_dir>/example_テストベンチ。
  2. 選択したサポートされているシミュレータのシミュレーション スクリプトを実行します。スクリプトはシミュレータでテストベンチをコンパイルして実行します。「テストベンチをシミュレートする手順」の表を参照してください。
  3. 結果を分析します。成功したテストベンチは 10 個のパケットを送信し、10 個のパケットを受信し、「テストベンチが完了しました」と表示されます。

表 3. テストベンチをシミュレートする手順

シミュレーター 説明書
モデルシム コマンドラインで、vsim -do run_vsim.doと入力します。

ModelSim GUIを起動せずにシミュレーションを行う場合は、vsim -c -do run_vsim.doと入力します。

注記： ModelSim* – Intel FPGA Edition シミュレーターには、この IP コアをシミュレートする機能がありません。ModelSim SE などのサポートされている別の ModelSim シミュレーターを使用する必要があります。
NCシム コマンド ラインで、sh run_ncsim.sh と入力します。
VC コマンド ラインで、sh run_vcs.sh と入力します。
エクセリウム コマンド ラインで、sh run_xcelium.sh と入力します。

テスト実行が成功すると、次の動作を確認する出力が表示されます。

  1. RX クロックが安定するのを待っています
  2. PHY ステータスの印刷
  3. 10パケット送信
  4. 10パケット受信
  5. 「テストベンチが完了しました」と表示されます。

次のsample出力はシミュレーションテストの実行が成功したことを示している

  • #Ref クロックは 625 MHz で実行されるため、すべてのクロック期間に整数を使用できます。
  • # 報告された周波数に 33/32 を掛けると、実際のクロック周波数が得られます。
  • #RX アライメント待ち
  • #RX デスキュー ロック
  • #RX レーン アライメント ロック
  • #TX対応
  • #**パケット 1 を送信中…
  • #**パケット 2 を送信中…
  • #**パケット 3 を送信中…
  • #**パケット 4 を送信中…
  • #**パケット 5 を送信中…
  • #**パケット 6 を送信中…
  • #**パケット 7 を送信中…
  • #**受信パケット 1…
  • #**パケット 8 を送信中…
  • #**受信パケット 2…
  • #**パケット 9 を送信中…
  • #**受信パケット 3…
  • #**パケット 10 を送信中…
  • #**受信パケット 4…
  • #**受信パケット 5…
  • #**受信パケット 6…
  • #**受信パケット 7…
  • #**受信パケット 8…
  • #**受信パケット 9…
  • #**受信パケット 10…
  • # **
  • #** テストベンチが完了しました。
  • # **
  • #****************************************

デザイン Ex のコンパイルと設定ampハードウェアのファイル

ハードウェア デザイン ex をコンパイルするにはampArria 10 GTデバイスでファイルを作成して設定するには、次の手順に従ってください。

  1. ハードウェア設計を保証する exampファイルの生成が完了しました。
  2. Intel Quartus Primeソフトウェアで、Intel Quartus Primeプロジェクトを開きます。ample_dir>/hardware_test_design/eth_ex_50g.qpf です。
  3. コンパイルする前に、ソフトウェア リリースに該当する場合は、KDB 回答「Arria 10 PLL リファレンス クロックの PLL カスケードまたは非専用クロック パスのジッタを補正するにはどうすればよいですか?」の回避策が実装されていることを確認してください。
  4. [処理] メニューで、[コンパイルの開始] をクリックします。
  5. SRAMオブジェクトを生成した後 file .sof、次の手順に従って、ハードウェア デザイン ex をプログラムします。ampArria 10デバイス上のle:
  • [ツール] メニューの [プログラマ] をクリックします。
  • Programmer で、[Hardware Setup] をクリックします。
  • プログラミング デバイスを選択します。
  • 10G リタイマーを備えた Arria 25 GT ボードを選択して、Intel Quartus Prime セッションに追加します。
  • モードが J に設定されていることを確認しますTAG.
  • Arria 10 デバイスを選択し、「デバイスの追加」をクリックします。プログラマーには、ボード上のデバイス間の接続のブロック図が表示されます。
  • .sof の行で、.sof のボックスをチェックします。
  • Program/Configure 列のチェックボックスをオンにします。
  • スタートをクリック

注記： このデザインexampleはArria 10 GTデバイスを対象としています。このハードウェアを実行するのに適したプラットフォームについては、Intel FPGAの担当者にお問い合わせください。ample

関連情報

  • KDB 回答: Arria 10 PLL リファレンス クロックの PLL カスケードまたは非専用クロック パスのジッタを補正するにはどうすればよいですか?
  • 階層的およびチームベースの設計のためのインクリメンタル コンパイル
  • インテル FPGA デバイスのプログラミング

50GbEハードウェア設計Exのテストample

50GbE IPコア設計をコンパイルした後、ampArria 10 GTデバイス上でファイルを作成して構成する場合、システムコンソールを使用してIPコアとその組み込みネイティブPHY IPコアレジスタをプログラムできます。システムコンソールをオンにしてハードウェア設計をテストするには、amp次の手順に従います。

  1. ハードウェア設計例ampファイルが Arria 10 デバイス上で構成されている場合は、Intel Quartus Prime ソフトウェアの [ツール] メニューで、[システム デバッグ ツール] ➤ [システム コンソール] をクリックします。
  2. Tclコンソールペインでcd hwtestと入力してディレクトリを変更します。ample_dir>/hardware_test_design/hwtest.
  3. source main.tcl と入力して、J への接続を開きます。TAG マスター。

IPコアは次の設計例でプログラムできます。ampleコマンド

  • chkphy_status: クロック周波数と PHY ロック ステータスを表示します。
  • start_pkt_gen: パケットジェネレーターを起動します。
  • stop_pkt_gen: パケットジェネレータを停止します。
  • loop_on: 内部シリアルループバックをオンにする
  • loop_off: 内部シリアルループバックをオフにします。
  • 登録読み取り: IPコアレジスタ値を返します。
  • reg_write : 書くIPコアレジスタのアドレス。

関連情報

  • 50GbE設計例ample レジスタ 13ページ ハードウェア設計用レジスタマップ exampル。
  • System Console を使用した設計の分析とデバッグ

設計例ampファイル説明

デザインの元ampleは、IEEE 50ba標準CAUI-802.3仕様に準拠したトランシーバーインターフェースを備えた4GbEコアの機能を示します。Exから設計を生成できます。amp50GbEパラメータエディタの[設計]タブで設計例を生成するにはamp最終製品で生成する予定の IP コア バリエーションのパラメーター値を最初に設定する必要があります。 デザインexの生成ample は、IP コアのコピーを作成します。 テストベンチとハードウェア設計例ampこのバリエーションを DUT として使用します。 DUT のパラメータ値を最終製品のパラメータ値と一致するように設定しないと、設計が失敗します。amp生成したファイルは、意図した IP コアのバリエーションを実行しません。

注記： テストベンチは、IP コアの基本的なテストを示します。完全な検証環境の代わりとなるものではありません。シミュレーションとハードウェアで、独自の 50GbE 設計のより広範な検証を実行する必要があります。

関連情報
Intel Arria® 10 50Gbps イーサネット IP コア ユーザーガイド

設計例ampル ビヘイビア
テストベンチはIPコアを介してトラフィックを送信し、IPコアの送信側と受信側をテストします。ハードウェア設計では、ampつまり、IP コアを内部シリアル ループバック モードでプログラムし、送信側でトラフィックを生成して、受信側でループバックすることができます。

設計例ampインタフェース信号
50GbE テストベンチは自己完結型であり、入力信号を駆動する必要はありません。

表4. 50GbEハードウェア設計例ampインタフェース信号

信号 方向 コメント
 

clk50

  

入力

 50 MHz で駆動します。ボード上の 50 MHz 発振器からこれを駆動することが目的です。
clk_ref 入力 644.53125 MHz で駆動します。
 

cpu_resetn

  

入力

 IP コアをリセットします。 アクティブロー。 グローバル ハード リセット csr_reset_n を IP コアに駆動します。
続き…

Intel Corporation。無断複写・転載を禁じます。Intel、Intel ロゴ、その他の Intel マークは、Intel Corporation またはその子会社の商標です。Intel は、FPGA および半導体製品が Intel の標準保証に従って現在の仕様どおりに動作することを保証しますが、製品およびサービスにいつでも予告なく変更する権利を留保します。Intel は、Intel が書面で明示的に同意した場合を除き、ここに記載されている情報、製品、またはサービスを適用または使用したことに起因する責任または義務を一切負いません。Intel のお客様は、公開されている情報に依拠する前、および製品またはサービスを注文する前に、デバイスの最新版仕様を入手することをお勧めします。*その他の名前およびブランドは、他者の所有物として主張される場合があります。

信号 方向 コメント
tx_シリアル[1:0] 出力 トランシーバー PHY 出力シリアル データ。
rx_シリアル[1:0] 入力 トランシーバー PHY 入力シリアル データ。
 

 

 

 

 

 

ユーザー_LED[7:0]

  

 

 

 

 

 

 

出力

 ステータス信号。 ハードウェア設計例ample は、これらのビットを接続して、ターゲット ボード上の LED を駆動します。 個々のビットは、次の信号値とクロック動作を反映しています。

• [0]: IP コアへのメイン リセット信号

• [1]: clk_ref の分割バージョン

• [2]: clk50 の分割バージョン

• [3]: 100 MHz ステータスクロックの分周版

[4]: tx_lanes_stable

• [5]: rx_block_lock

• [6]: rx_am_lock

• [7]: rx_pcs_ready

関連情報
インターフェイスと信号の説明 50GbE IP コア信号とそれらが属するインターフェイスの詳細な説明を提供します。

50GbE設計例ampファイル登録

表5. 50GbEハードウェア設計例ampファイル レジスタマップ
ハードウェア デザイン ex のメモリ マップド レジスタ範囲を一覧表示します。ampル。 これらのレジスタには、システム コンソールで reg_read および reg_write 関数を使用してアクセスします。

ワード オフセット 登録カテゴリー
0x300～0x5FF 50GbE IP コア レジスタ。
0x4000–0x4C00 Arria 10 ダイナミック リコンフィギュレーション レジスタ。レジスタ ベース アドレスは、レーン 0 の場合は 4000x0、レーン 0 の場合は 4400x1 です。

関連情報

  • 50GbEハードウェア設計Exのテストamp11 ページのシステム コンソール コマンドを使用して、IP コアとネイティブ PHY レジスタにアクセスします。
  • 50GbE 制御およびステータス レジスタの説明 50GbE IP コア レジスタについて説明します。

ドキュメントの改訂履歴

表6. 50Gイーサネット設計例ampユーザーガイドの改訂履歴

日付 リリース 変更点
2019.04.03 17.0 Xcelium シミュレーションを実行するコマンドを追加しました。
 

 

 

2017.11.08

  

 

 

17.0

 IP コア内のカスケード ATX PLL による Intel Arria® 10 デバイスでの潜在的なジッターの回避策を提供する KDB 回答へのリンクを追加しました。

参照 デザイン Ex の生成ample 7ページおよび コンパイルと デザインExの設定ampハードウェアのファイル 10ページにあります。

このデザインexampユーザーガイドは更新されていません。

注記： Intel Quartus Primeソフトウェアリリース以降のIntel Quartus Primeリリースにおけるデザイン生成のマイナー変更

v17.0.
2017.05.08 17.0 最初の公開リリース。

Intel Corporation。無断複写・転載を禁じます。Intel、Intel ロゴ、その他の Intel マークは、Intel Corporation またはその子会社の商標です。Intel は、FPGA および半導体製品が Intel の標準保証に従って現在の仕様どおりに動作することを保証しますが、製品およびサービスにいつでも予告なく変更する権利を留保します。Intel は、Intel が書面で明示的に同意した場合を除き、ここに記載されている情報、製品、またはサービスを適用または使用したことに起因する責任または義務を一切負いません。Intel のお客様は、公開されている情報に依拠する前、および製品またはサービスを注文する前に、デバイスの最新版仕様を入手することをお勧めします。*その他の名前およびブランドは、他者の所有物として主張される場合があります。

ドキュメント / リソース

インテル 50G イーサネット設計例ample [pdf] ユーザーガイド
50G イーサネット設計例ample、50G、イーサネット設計例ampル、デザインExample

参考文献

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