Intel 50G Ethernet Disinn Eżample Gwida għall-Utent

Kontenut ħabi

1 Intel 50G Ethernet Disinn Eżample

2 50GbE Quick Start Guide

3 Disinn Eżample Struttura tad-Direttorju

4 Disinn ta' Simulazzjoni Eżample Komponenti

5 Ġenerazzjoni tad-Disinn Eżample

6 Simulazzjoni tad-Disinn 50GbE Example Testbench

7 Disinn Eżample Deskrizzjoni

8 50GbE Disinn Example Reġistri

9 Dokumenti / Riżorsi

9.1 Referenzi

10 Karigi Relatati

Intel 50G Ethernet Disinn Eżample

50GbE Quick Start Guide

Il-qalba IP 50GbE tipprovdi testbench ta 'simulazzjoni u disinn ta' hardware example li jappoġġja l-kumpilazzjoni u l-ittestjar tal-ħardwer. Meta tiġġenera d-disinn example, l-editur tal-parametru awtomatikament joħloq il- files meħtieġa biex jissimulaw, jikkompilaw, u jittestjaw id-disinn fil-ħardwer. Tista' tniżżel id-disinn tal-ħardwer miġbur fuq apparat Arria 10 GT.

Nota: Dan id-disinn example timmira l-apparat Arria 10 GT u teħtieġ retimer 25G. Jekk jogħġbok ikkuntattja lir-rappreżentant Intel FPGA tiegħek biex tistaqsi dwar pjattaforma adattata biex tħaddem dan il-hardware example. F'xi każijiet self ta' ħardwer xieraq jista' jkun disponibbli. Barra minn hekk, Intel jipprovdi ex-kumpilazzjoni bissample proġett li tista 'tuża biex tistma malajr iż-żona ċentrali u l-ħin tal-IP.

Figura 1. Disinn Eżample Użu

Korporazzjoni Intel. Id-drittijiet kollha riżervati. Intel, il-logo Intel, u marki oħra Intel huma trademarks ta' Intel Corporation jew is-sussidjarji tagħha. Intel tiggarantixxi l-prestazzjoni tal-prodotti FPGA u semikondutturi tagħha skont l-ispeċifikazzjonijiet attwali skont il-garanzija standard ta 'Intel, iżda tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Intel ma tassumi l-ebda responsabbiltà jew responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott jew servizz deskritt hawnhekk ħlief kif miftiehem espressament bil-miktub minn Intel. Il-klijenti Intel huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jiddependu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi. *Ismijiet u marki oħra jistgħu jiġu mitluba bħala proprjetà ta’ ħaddieħor.

Disinn Eżample Struttura tad-Direttorju

Figura 2. Disinn 50GbE Eżample Struttura tad-Direttorju

Il-konfigurazzjoni tal-ħardwer u t-test files (id-disinn tal-ħardwer example) jinsabu fiample_dir>/hardware_test_design. Is-simulazzjoni files (testbank għal simulazzjoni biss) jinsabu fiample_dir>/ example_testbench.Id-disinn tal-kumpilazzjoni biss example tinsab fiample_dir>/compilation_test_design.

Disinn ta' Simulazzjoni Eżample Komponenti

Figura 3. Disinn ta 'Simulazzjoni ta' 50GbE Eżample Block Diagram

Is-simulazzjoni example test tal-ogħla livell tad-disinn file huwa basic_avl_tb_top.sv Dan file instantiates u jgħaqqad ATX PLL. Jinkludi kompitu, send_packets_50g_avl, biex tibgħat u tirċievi 10 pakketti.

Tabella 1. 50GbE IP Core Testbench File Deskrizzjonijiet

File Isem	Deskrizzjoni
Testbench u Simulazzjoni Files
basic_avl_tb_top.sv	Testbench tal-ogħla livell file. It-testbench tistanzia d-DUT u jmexxi l-kompiti Verilog HDL biex jiġġenera u jaċċetta pakketti.
Testbench Scripts
run_vsim.do	L-iskript ModelSim biex iħaddem it-testbench.
run_vcs.sh	L-iskrittura Synopsys VCS biex tmexxi t-testbench.
run_ncsim.sh	L-iskrittura Cadence NCSim biex tmexxi t-testbench.
run_xcelium.sh	L-iskript Cadence Xcelium* biex imexxi t-testbench.

Disinn rdware Eżample Komponenti

Figura 4. Disinn tal-Hardware 50GbE Eżample Dijagramma ta' Blokk ta' Livell Għoli

Id-disinn tal-ħardwer 50GbE example jinkludi l-komponenti li ġejjin

50GbE IP qalba.
Loġika tal-klijent li tikkoordina l-ipprogrammar tal-qalba tal-IP u l-ġenerazzjoni tal-pakketti.

ATX PLL biex issuq il-kanali tat-transceiver tal-apparat.
IOPLL biex jiġġenera arloġġ ta '100 MHz minn arloġġ ta' input ta '50 MHz għad-disinn tal-ħardwer example.

JTAG kontrollur li jikkomunika mas-System Console. Inti tikkomunika mal-loġika tal-klijent permezz tas-System Console.

Tabella 2. 50GbE IP Core Hardware Design Example File Deskrizzjonijiet

File Ismijiet	Deskrizzjoni
eth_ex_50g.qpf	Proġett Quartus Prime file
eth_ex_50g.qsf	Issettjar tal-proġett Quartus file
eth_ex_50g.sdc	Synopsys Limitazzjonijiet tad-Disinn file. Tista' tikkopja u timmodifika dan file għad-disinn tiegħek 50GbE.
*kompla...*

50GbE Quick Start Guide

File Ismijiet	Deskrizzjoni
eth_ex_50g.v	Disinn Verilog HDL tal-ogħla livell example file
komuni/	Disinn tal-ħardwer example appoġġ files
hwtest/main.tcl	Prinċipali file għall-aċċess tas-System Console

Ġenerazzjoni tad-Disinn Eżample

Figura 5. Proċedura

Figura 6. Eżample Design Tab fl-Editur tal-Parametri 50GbE

Segwi dawn il-passi biex tiġġenera d-disinn tal-ħardwer example u testbench

Skont jekk qed tużax is-softwer Intel Quartus® Prime Pro Edition jew is-softwer Intel Quartus Prime Standard Edition, wettaq waħda mill-azzjonijiet li ġejjin: Fl-Intel Quartus Prime Pro Edition, ikklikkja File ➤ Wizard tal-Proġett Ġdid biex jinħoloq proġett ġdid ta' Quartus Prime, jew File ➤ Proġett Miftuħ biex tiftaħ proġett Quartus Prime eżistenti. Il-wizard iqanqlek biex tispeċifika apparat. Fis-softwer Intel Quartus Prime Standard Edition, fil-Katalgu IP (Tools IP Catalog), agħżel il-familja ta 'apparat fil-mira Arria 10.
Fil-Katalgu IP, sib u agħżel 50G Ethernet. Tidher it-tieqa New IP Varjazzjoni.

Speċifika isem tal-ogħla livell għall-varjazzjoni tal-IP tiegħek u kklikkja OK. L-editur tal-parametri iżid l-ogħla livell .qsys (fl-Intel Quartus Prime Standard Edition) jew .ip (fl-Intel Quartus Prime Pro Edition) file għall-proġett kurrenti awtomatikament. Jekk inti mitlub biex iżżid manwalment il-.qsys jew .ip file għall-proġett, ikklikkja Proġett ➤ Żid/Neħħi Files fil-Proġett biex iżżid il- file.
Fis-softwer Intel Quartus Prime Standard Edition, trid tagħżel apparat speċifiku Arria 10 fil-qasam Device, jew iżżomm l-apparat default li jipproponi s-softwer Quartus Prime.
Nota: Id-disinn tal-ħardwer example jissostitwixxi l-għażla bl-apparat fuq il-bord fil-mira. Inti tispeċifika l-bord fil-mira mill-menu tad-disinn example għażliet fl-Eżample Tab tad-disinn (Pass 8).

Ikklikkja OK. Jidher l-editur tal-parametri.
Fuq it-tab IP, speċifika l-parametri għall-varjazzjoni tal-qalba tal-IP tiegħek.

Fuq l-Eżample Tab tad-disinn, għal Eżample Disinn Files, agħżel l-għażla Simulazzjoni biex tiġġenera t-testbench, u agħżel l-għażla Sintesi biex tiġġenera d-disinn tal-ħardwer example. Verilog HDL biss files huma ġġenerati.
Nota: Core VHDL IP funzjonali mhix disponibbli. Speċifika Verilog HDL biss, għad-disinn tal-qalba tal-IP tiegħek example.
Għall-Bord tal-Hardware agħżel il-Kit għall-Iżvilupp tal-Integrità tas-Sinjal tat-Transceiver Arria 10 GX.
Nota: Ikkuntattja r-rappreżentant Intel FPGA tiegħek għal informazzjoni dwar pjattaforma adattata biex tħaddem dan il-hardware example.

Ikklikkja l-Iġġenera Example buttuna Disinn. L-Agħżel Example Tieqa tad-Direttorju tad-Disinn tidher.
Jekk tixtieq timmodifika d-disinn exampmogħdija tad-direttorju tal-le jew isem mill-inadempjenzi murija (alt_e50_0_example_design), fittex il-mogħdija l-ġdida u ttajpja d-disinn il-ġdid exampisem tad-direttorju tal-le (ample_dir>).
Ikklikkja OK.
Irreferi għat-Tweġiba tal-KDB Kif nikkumpensa għall-jitter tal-PLL cascading jew il-passaġġ tal-arloġġ mhux iddedikat għall-arloġġ ta' referenza Arria 10 PLL? għal workaround għandek tapplika fid-direttorju hardware_test_design fil-.sdc file.

Nota: Trid tikkonsulta din it-Tweġiba tal-KDB għax il-mogħdija RX fil-qalba tal-IP 50GbE tinkludi PLLs cascaded. Għalhekk, l-arloġġi tal-qalba tal-IP jistgħu jesperjenzaw jitter addizzjonali fl-apparati Arria 10. Din it-Tweġiba tal-KDB tiċċara r-rilaxxi tas-softwer li fihom hija meħtieġa l-soluzzjoni.

Informazzjoni Relatata
Tweġiba KDB: Kif nikkumpensa għall-jitter tal-passaġġ ta 'l-arloġġ PLL cascading jew mhux iddedikat għall-arloġġ ta' referenza Arria 10 PLL?

Simulazzjoni tad-Disinn 50GbE Example Testbench

Figura 7. Proċedura

Segwi dawn il-passi biex tissimula l-bank tat-test

Bidla fid-direttorju tas-simulazzjoni tat-testbenchample_dir>/ example_testbench.
Mexxi l-iskrittura tas-simulazzjoni għas-simulatur appoġġjat tal-għażla tiegħek. L-iskrittura tiġbor u tmexxi t-testbench fis-simulatur. Irreferi għat-tabella "Passi biex Tissimula l-Bank tat-Test".
Analizza r-riżultati. Il-bank tat-test li rnexxa jibgħat għaxar pakketti, jirċievi għaxar pakketti, u juri "Testbench komplut."

Tabella 3. Passi biex Jissimula t-Testbench

Simulatur	Istruzzjonijiet
ModelSim	Fil-linja tal-kmand, ittajpja vsim -do run_vsim.do Jekk tippreferi tissimula mingħajr ma ġġib il-ModelSim GUI, ittajpja vsim -c -do run_vsim.do Nota: Is-simulatur ModelSim* – Intel FPGA Edition m'għandux il-kapaċità li jissimula din il-qalba tal-IP. Trid tuża simulatur ModelSim appoġġjat ieħor bħal ModelSim SE.
NCSim	Fil-linja tal-kmand, ittajpja sh run_ncsim.sh
VCS	Fil-linja tal-kmand, ittajpja sh run_vcs.sh
Xcelium	Fil-linja tal-kmand, ittajpja sh run_xcelium.sh

It-test b'suċċess juri output li jikkonferma l-imġieba li ġejja

Stennija għall-arloġġ RX biex joqgħod
Stampar tal-istatus PHY
Tibgħat 10 pakketti
Nirċievu 10 pakketti

Wiri "Testbench komplut."

Is-segwenti sampL-output tal-le juri ġirja ta' prova ta' simulazzjoni b'suċċess

L-arloġġ #Ref jitħaddem f'625 MHz sabiex in-numri sħaħ ikunu jistgħu jintużaw għall-perjodi kollha tal-arloġġ.

# Immoltiplika l-frekwenzi rrappurtati bi 33/32 biex tikseb il-frekwenzi attwali tal-arloġġ.
#Stennija għall-allinjament RX
#RX deskew imsakkar

L-allinjament tal-karreġġjata #RX imsakkar
#TX attivat
#** Nibgħat il-Pakkett 1...

#** Nibgħat il-Pakkett 2...
#** Nibgħat il-Pakkett 3...
#** Nibgħat il-Pakkett 4...

#** Nibgħat il-Pakkett 5...
#** Nibgħat il-Pakkett 6...
#** Nibgħat il-Pakkett 7...

#**Pakkett 1 irċieva…
#** Nibgħat il-Pakkett 8...
#**Pakkett 2 irċieva…

#** Nibgħat il-Pakkett 9...
#**Pakkett 3 irċieva…
#** Nibgħat il-Pakkett 10...

#**Pakkett 4 irċieva…
#**Pakkett 5 irċieva…
#**Pakkett 6 irċieva…

#**Pakkett 7 irċieva…
#**Pakkett 8 irċieva…
#**Pakkett 9 irċieva…

#**Pakkett 10 irċieva…
#**
#** Testbench komplut.

#**
#********************************************

Kumpilazzjoni u Konfigurazzjoni tad-Disinn Eżample fil-Ħardwer

Biex tiġbor id-disinn tal-ħardwer example u kkonfiguraha fuq it-tagħmir Arria 10 GT tiegħek, segwi dawn il-passi

Tiżgura disinn tal-ħardwer exampil-ġenerazzjoni hija kompluta.
Fis-softwer Intel Quartus Prime, iftaħ il-proġett Intel Quartus Primeample_dir>/hardware_test_design/eth_ex_50g.qpf.

Qabel ma tikkompila, kun żgur li implimentajt il-workaround mit-Tweġiba tal-KDB Kif nikkumpensa għall-jitter tal-PLL cascading jew il-passaġġ tal-arloġġ mhux iddedikat għall-arloġġ ta 'referenza Arria 10 PLL? jekk rilevanti għar-rilaxx tas-softwer tiegħek.
Fuq il-menu Ipproċessar, ikklikkja Ibda l-Kompilazzjoni.
Wara li tiġġenera oġġett SRAM file .sof, segwi dawn il-passi biex tipprogramma d-disinn tal-ħardwer example fuq l-apparat Arria 10:

Fuq il-menu Għodda, ikklikkja Programmatur.
Fil-Programmer, ikklikkja Hardware Setup.
Agħżel apparat ta 'programmar.

Agħżel u żid il-bord Arria 10 GT b'retimer 25G mas-sessjoni Intel Quartus Prime tiegħek.
Kun żgur li l-Modalità hija ssettjata għal JTAG.
Agħżel l-apparat Arria 10 u kklikkja Żid Apparat. Il-Programmatur juri dijagramma blokk tal-konnessjonijiet bejn l-apparati fuq il-bord tiegħek.

Fir-ringiela bil-.sof tiegħek, iċċekkja l-kaxxa għall-.sof.
Iċċekkja l-kaxxa fil-kolonna Program/Configure.
Ikklikkja Ibda

Nota: Dan id-disinn example timmira l-apparat Arria 10 GT. Jekk jogħġbok ikkuntattja lir-rappreżentant Intel FPGA tiegħek biex tistaqsi dwar pjattaforma adattata biex tħaddem dan il-hardware example

Informazzjoni Relatata

Tweġiba KDB: Kif nikkumpensa għall-jitter tal-passaġġ tal-arloġġ PLL cascading jew nondedicated għall-arloġġ ta 'referenza Arria 10 PLL?

Kumpilazzjoni Inkrementali għal Disinn Ġerarkiku u Ibbażat fuq Timijiet
Programmazzjoni ta' Apparati Intel FPGA

Ittestjar tal-50GbE Hardware Design Example

Wara li tikkompila d-disinn tal-qalba tal-IP 50GbE example u kkonfiguraha fuq it-tagħmir Arria 10 GT tiegħek, tista 'tuża s-System Console biex tipprogramma l-qalba tal-IP u r-reġistri tal-qalba tal-IP PHY Native inkorporati tagħha. Biex tixgħel is-System Console u tittestja d-disinn tal-ħardwer example, segwi dawn il-passi:

Wara d-disinn tal-ħardwer example huwa kkonfigurat fuq l-apparat Arria 10, fis-softwer Intel Quartus Prime, fuq il-menu Għodda, ikklikkja Għodod ta 'Debugging tas-Sistema ➤ Console tas-Sistema.
Fil-pannell tal-Console Tcl, ittajpja cd hwtest biex tibdel id-direttorju għalihample_dir>/hardware_test_design/hwtest.

Ittajpja sors main.tcl biex tiftaħ konnessjoni mal-JTAG kaptan.

Tista 'tipprogramma l-qalba tal-IP bid-disinn li ġej example jikkmanda

chkphy_status: Juri l-frekwenzi tal-arloġġ u l-istatus tal-lock PHY.

start_pkt_gen: Jibda l-ġeneratur tal-pakkett.
stop_pkt_gen: Jwaqqaf il-ġeneratur tal-pakkett.
loop_on: Ixgħel loopback serjali intern

loop_off: Itfi loopback serjali intern.
reg_read : Jirritorna l-valur tar-reġistru tal-qalba tal-IP fi .
reg_write : Jikteb għar-reġistru tal-qalba tal-IP fl-indirizz .

Informazzjoni Relatata

50GbE Disinn Example Reġistri f'paġna 13 Mappa tar-reġistru għad-disinn tal-ħardwer example.
Analiżi u Debugging Disinni b'Console tas-Sistema

Disinn Eżample Deskrizzjoni

Id-disinn example juri l-funzjonijiet tal-qalba 50GbE b'interface transceiver konformi mal-ispeċifikazzjoni standard CAUI-802.3 IEEE 4ba. Tista 'tiġġenera d-disinn mill-Example Tab tad-disinn fl-editur tal-parametri 50GbE. Biex tiġġenera d-disinn example, l-ewwel trid tissettja l-valuri tal-parametri għall-varjazzjoni tal-qalba tal-IP li biħsiebek tiġġenera fil-prodott finali tiegħek. Ġenerazzjoni tad-disinn example toħloq kopja tal-qalba tal-IP; il-bank tat-test u d-disinn tal-ħardwer example tuża din il-varjazzjoni bħala l-DUT. Jekk ma tissettjax il-valuri tal-parametri għad-DUT biex jaqblu mal-valuri tal-parametri fil-prodott finali tiegħek, id-disinn example li tiġġenera ma teżerċitax il-varjazzjoni tal-qalba tal-IP li biħsiebek.

Nota: Il-bank tat-test juri test bażiku tal-qalba tal-IP. Mhux intenzjonat li jkun sostitut għal ambjent ta' verifika sħiħa. Int trid twettaq verifika aktar estensiva tad-disinn 50GbE tiegħek stess fis-simulazzjoni u fil-hardware.

Informazzjoni Relatata
Gwida għall-Utent Intel Arria® 10 50Gbps Ethernet IP Core

Disinn Eżample Imġieba
It-testbench jibgħat traffiku permezz tal-qalba tal-IP, jeżerċita n-naħa tat-trażmissjoni u r-riċeviment tal-qalba tal-IP. Fid-disinn tal-ħardwer example, tista 'tipprogramma l-qalba tal-IP fil-modalità loopback tas-serje interna u tiġġenera traffiku fuq in-naħa tat-trażmissjoni li tgħaddi lura min-naħa tar-riċeviment.

Disinn Eżample Sinjali tal-Interface
Il-bank tat-test 50GbE huwa awtonomu u ma jeħtieġx li ssuq xi sinjali ta' input.

Tabella 4. Disinn tal-Hardware 50GbE Eżample Sinjali tal-Interface

Sinjal	Direzzjoni	Kummenti
clk50	Input	Issuq f'50 MHz. L-intenzjoni hija li din issuq minn oxxillatur ta '50 Mhz fuq il-bord.
clk_ref	Input	Issuq f'644.53125 MHz.
cpu_resetn	Input	Resets il-qalba tal-IP. Attiv baxx. Imexxi l-hard reset globali csr_reset_n għall-qalba tal-IP.
*kompla...*

Sinjal	Direzzjoni	Kummenti
tx_serial[1:0]	Output	Transceiver PHY output data tas-serje.
rx_serial[1:0]	Input	Transceiver PHY input data tas-serje.
immexxi mill-utent[7:0]	Output	Sinjali tal-istatus. Id-disinn tal-ħardwer example jgħaqqad dawn il-bits biex issuq LEDs fuq il-bord tal-mira. Bits individwali jirriflettu l-valuri tas-sinjali u l-imġieba tal-arloġġ li ġejjin: • [0]: Sinjal ta' reset prinċipali għall-qalba tal-IP • [1]: Verżjoni maqsuma ta' clk_ref • [2]: Verżjoni maqsuma ta' clk50 • [3]: Verżjoni maqsuma tal-arloġġ tal-istatus ta' 100 MHz • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

Informazzjoni Relatata
Interfaces u Deskrizzjonijiet tas-Sinjali Jipprovdi deskrizzjonijiet dettaljati tas-sinjali ewlenin tal-IP 50GbE u l-interfaces li jappartjenu għalihom.

50GbE Disinn Example Reġistri

Tabella 5. Disinn tal-Hardware 50GbE Eżample Reġistru Mappa
Jelenka l-meded tar-reġistru mmappjati tal-memorja għad-disinn tal-ħardwer example. Inti taċċessa dawn ir-reġistri bil-funzjonijiet reg_read u reg_write fis-System Console.

Kelma Offset	Reġistru Kategorija
0x300–0x5FF	50GbE IP core reġistri.
0x4000–0x4C00	Arria 10 reġistri ta' rikonfigurazzjoni dinamika. L-indirizz bażi tar-reġistru huwa 0x4000 għal Lane 0 u 0x4400 għal Lane 1.

Informazzjoni Relatata

Ittestjar tal-50GbE Hardware Design Example f'paġna 11 Kmandi tas-System Console biex taċċessa r-reġistri IP core u Native PHY.
Deskrizzjonijiet tar-Reġistru tal-Kontroll u l-Istatus 50GbE Jiddeskrivi r-reġistri ewlenin tal-IP 50GbE.

Storja tar-Reviżjoni tad-Dokument

Tabella 6. Disinn Ethernet 50G Eżample Storja ta' Reviżjoni tal-Gwida għall-Utent

Data	Rilaxx	Bidliet
2019.04.03	17.0	Żid il-kmand biex tmexxi simulazzjonijiet Xcelium.
2017.11.08	17.0	Miżjud link għal KDB Answer li jipprovdi soluzzjoni għall-jitter potenzjali fuq apparati Intel Arria® 10 minħabba PLLs ATX cascading fil-qalba tal-IP. Irreferi għal Ġenerazzjoni tad-Disinn Eżample f’paġna 7 u Il-kumpilazzjoni u Konfigurazzjoni tad-Disinn Eżample fil-Ħardwer f’paġna 10. Dan id-disinn exampil-gwida għall-utent ma ġietx aġġornata biex tirrifletti Nota: bidliet żgħar fil-ġenerazzjoni tad-disinn fir-rilaxxi tal-Intel Quartus Prime aktar tard mir-rilaxx tas-softwer Intel Quartus Prime v17.0.
2017.05.08	17.0	Rilaxx pubbliku inizjali.

Dokumenti / Riżorsi

Intel 50G Ethernet Disinn Eżample [pdfGwida għall-Utent
50G Ethernet Disinn Eżample, 50G, Disinn Ethernet Example, Disinn Example

Referenzi

Manwal għall-Utent

Intel 50G Ethernet Disinn Eżample

50GbE Quick Start Guide

Disinn Eżample Struttura tad-Direttorju

Disinn ta' Simulazzjoni Eżample Komponenti

Ġenerazzjoni tad-Disinn Eżample

Simulazzjoni tad-Disinn 50GbE Example Testbench

Disinn Eżample Deskrizzjoni

50GbE Disinn Example Reġistri

Dokumenti / Riżorsi

Referenzi

Ħalli kumment

Ikkanċella tweġiba