इंटेल 50G इथरनेट डिजाइन पूर्वample
50GbE द्रुत सुरुवात गाइड
50GbE आईपी कोरले सिमुलेशन टेस्टबेन्च र हार्डवेयर डिजाइन पूर्व प्रदान गर्दछample जसले संकलन र हार्डवेयर परीक्षणलाई समर्थन गर्दछ। जब तपाइँ डिजाइन उत्पन्न गर्नुहुन्छ पूर्वampले, प्यारामिटर सम्पादकले स्वचालित रूपमा सिर्जना गर्दछ fileहार्डवेयरमा डिजाइनको अनुकरण, कम्पाइल र परीक्षण गर्न आवश्यक छ। तपाईं Arria 10 GT उपकरणमा कम्पाइल गरिएको हार्डवेयर डिजाइन डाउनलोड गर्न सक्नुहुन्छ।
नोट: यो डिजाइन पूर्वampले Arria 10 GT उपकरणलाई लक्षित गर्दछ र 25G रिटिमर चाहिन्छ। यो हार्डवेयर पूर्व चलाउन उपयुक्त प्लेटफर्मको बारेमा सोधपुछ गर्न कृपया आफ्नो Intel FPGA प्रतिनिधिलाई सम्पर्क गर्नुहोस्ample। केही अवस्थामा उपयुक्त हार्डवेयरको ऋण उपलब्ध हुन सक्छ। थप रूपमा, इंटेलले एक संकलन-मात्र पूर्व प्रदान गर्दछample परियोजना जुन तपाइँ छिटो आईपी कोर क्षेत्र र समय अनुमान गर्न प्रयोग गर्न सक्नुहुन्छ।
चित्र ३. डिजाइन उदाample उपयोग
इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर राख्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। *अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।
डिजाइन पूर्वampले निर्देशिका संरचना
चित्र 2. 50GbE डिजाइन पूर्वampले निर्देशिका संरचना
हार्डवेयर कन्फिगरेसन र परीक्षण files (हार्डवेयर डिजाइन पूर्वample) मा अवस्थित छन्ample_dir>/hardware_test_design। सिमुलेशन files (सिमुलेशनको लागि मात्र टेस्टबेन्च) मा अवस्थित छन्ample_dir>/ पूर्वample_testbench. संकलन-मात्र डिजाइन पूर्वample मा अवस्थित छample_dir>/compilation_test_design।
सिमुलेशन डिजाइन पूर्वampकम्पोनेन्टहरू
चित्र 3. 50GbE सिमुलेशन डिजाइन पूर्वampले ब्लक रेखाचित्र
सिमुलेशन पूर्वampले डिजाइन शीर्ष-स्तर परीक्षण file Basic_avl_tb_top.sv यो हो file ATX PLL लाई इन्स्ट्यान्टियट र जडान गर्दछ। यसमा 50 प्याकेटहरू पठाउन र प्राप्त गर्न एउटा कार्य, send_packets_10g_avl समावेश छ।
तालिका 1. 50GbE IP कोर टेस्टबेन्च File विवरणहरू
| File नाम | विवरण |
| Testbench र सिमुलेशन Files | |
| basic_avl_tb_top.sv | शीर्ष स्तरको टेस्टबेन्च file। टेस्टबेन्चले DUT लाई इन्स्ट्यान्टियट गर्छ र प्याकेटहरू उत्पन्न गर्न र स्वीकार गर्न Verilog HDL कार्यहरू चलाउँछ। |
| Testbench लिपिहरू | |
| run_vsim.do | Testbench चलाउनको लागि ModelSim लिपि। |
| run_vcs.sh | टेस्टबेन्च चलाउनको लागि Synopsys VCS लिपि। |
| run_ncsim.sh | टेस्टबेन्च चलाउनको लागि Cadence NCSim लिपि। |
| run_xcelium.sh | टेस्टबेन्च चलाउनको लागि Cadence Xcelium* स्क्रिप्ट। |
rdware डिजाइन पूर्वampकम्पोनेन्टहरू
चित्र 4. 50GbE हार्डवेयर डिजाइन पूर्वampउच्च स्तरीय ब्लक रेखाचित्र
50GbE हार्डवेयर डिजाइन पूर्वampले निम्न अवयवहरू समावेश गर्दछ
- 50GbE आईपी कोर।
- आईपी कोर र प्याकेट जेनेरेशनको प्रोग्रामिङ समन्वय गर्ने ग्राहक तर्क।
- ATX PLL उपकरण ट्रान्सीभर च्यानलहरू चलाउन।
- IOPLL ले 100 MHz इनपुट घडीबाट हार्डवेयर डिजाइन पूर्वमा 50 MHz घडी उत्पन्न गर्नample।
- JTAG प्रणाली कन्सोलसँग सञ्चार गर्ने नियन्त्रक। तपाइँ प्रणाली कन्सोल मार्फत ग्राहक तर्क संग संचार।
तालिका 2. 50GbE IP कोर हार्डवेयर डिजाइन पूर्वample File विवरणहरू
| File नामहरू | विवरण |
| eth_ex_50g.qpf | क्वार्टस प्राइम परियोजना file |
| eth_ex_50g.qsf | क्वार्टस परियोजना सेटिङहरू file |
| eth_ex_50g.sdc | Synopsys डिजाइन बाधाहरू file। तपाईं यसलाई प्रतिलिपि र परिमार्जन गर्न सक्नुहुन्छ file तपाईंको आफ्नै 50GbE डिजाइनको लागि। |
| जारी… | |
50GbE द्रुत सुरुवात गाइड
| File नामहरू | विवरण |
| eth_ex_50g.v | शीर्ष-स्तर Verilog HDL डिजाइन पूर्वample file |
| सामान्य/ | हार्डवेयर डिजाइन पूर्वampले समर्थन files |
| hwtest/main.tcl | मुख्य file प्रणाली कन्सोल पहुँचको लागि |
डिजाइन पूर्वample
चित्र 5. प्रक्रिया
चित्र ४ उदाamp50GbE प्यारामिटर सम्पादकमा ले डिजाइन ट्याब
हार्डवेयर डिजाइन पूर्व उत्पन्न गर्न यी चरणहरू पालना गर्नुहोस्ample र testbench
- तपाईले Intel Quartus® Prime Pro Edition सफ्टवेयर वा Intel Quartus Prime Standard Edition सफ्टवेयर प्रयोग गरिरहनु भएकोमा निर्भर गर्दै, निम्न मध्ये एउटा कार्य गर्नुहोस्: Intel Quartus Prime Pro Edition मा क्लिक गर्नुहोस्। File ➤ नयाँ क्वार्टस प्राइम प्रोजेक्ट सिर्जना गर्न नयाँ प्रोजेक्ट विजार्ड, वा File ➤ अवस्थित क्वार्टस प्राइम परियोजना खोल्न परियोजना खोल्नुहोस्। विजार्डले तपाइँलाई यन्त्र निर्दिष्ट गर्न संकेत गर्दछ। Intel Quartus Prime Standard Edition सफ्टवेयरमा, IP Catalog (Tools IP Catalog) मा, Arria 10 लक्षित उपकरण परिवार चयन गर्नुहोस्।
- IP क्याटलगमा, 50G इथरनेट पत्ता लगाउनुहोस् र चयन गर्नुहोस्। नयाँ आईपी भिन्नता विन्डो देखा पर्दछ।
- तपाईको IP भिन्नताको लागि शीर्ष-स्तरको नाम निर्दिष्ट गर्नुहोस् र ठीक क्लिक गर्नुहोस्। प्यारामिटर सम्पादकले शीर्ष-स्तर .qsys (Intel Quartus Prime Standard Edition मा) वा .ip (Intel Quartus Prime Pro Edition मा) थप्छ। file स्वचालित रूपमा हालको परियोजनामा। यदि तपाईंलाई म्यानुअल रूपमा .qsys वा .ip थप्न प्रेरित गरिन्छ भने file परियोजनामा, परियोजना ➤ थप्नुहोस्/हटाउनुहोस् क्लिक गर्नुहोस् Fileथप्नको लागि परियोजनामा छ file.
- Intel Quartus Prime Standard Edition सफ्टवेयरमा, तपाईंले यन्त्र क्षेत्रमा एउटा विशिष्ट Arria 10 यन्त्र चयन गर्नुपर्छ वा Quartus Prime सफ्टवेयरले प्रस्ताव गरेको पूर्वनिर्धारित यन्त्र राख्नु पर्छ।
नोट: हार्डवेयर डिजाइन पूर्वample ले लक्ष्य बोर्डमा यन्त्रसँग चयनलाई अधिलेखन गर्दछ। तपाईंले डिजाइन पूर्वको मेनुबाट लक्ष्य बोर्ड निर्दिष्ट गर्नुहोस्ampपूर्व मा विकल्पampले डिजाइन ट्याब (चरण 8)। - ठीक क्लिक गर्नुहोस्। प्यारामिटर सम्पादक देखिन्छ।
- IP ट्याबमा, तपाईंको IP कोर भिन्नताका लागि प्यारामिटरहरू निर्दिष्ट गर्नुहोस्।
- पूर्व माampले डिजाइन ट्याब, उदाहरणका लागिampले डिजाइन Files, testbench उत्पन्न गर्न सिमुलेशन विकल्प चयन गर्नुहोस्, र हार्डवेयर डिजाइन पूर्व उत्पन्न गर्न सिन्थेसिस विकल्प चयन गर्नुहोस्।ample। केवल Verilog HDL files उत्पन्न हुन्छन्।
नोट: कार्यात्मक VHDL IP कोर उपलब्ध छैन। Verilog HDL मात्र निर्दिष्ट गर्नुहोस्, तपाईंको IP कोर डिजाइन पूर्वको लागिample। - हार्डवेयर बोर्डको लागि Arria 10 GX ट्रान्सीभर सिग्नल इन्टिग्रिटी डेभलपमेन्ट किट चयन गर्नुहोस्।
नोट: यो हार्डवेयर पूर्व चलाउन उपयुक्त प्लेटफर्मको बारेमा जानकारीको लागि आफ्नो Intel FPGA प्रतिनिधिलाई सम्पर्क गर्नुहोस्ample। - क्लिक गर्नुहोस् Ex उत्पन्न गर्नुहोस्ampले डिजाइन बटन। पूर्व चयन गर्नुहोस्ampले डिजाइन डाइरेक्टरी विन्डो देखिन्छ।
- यदि तपाइँ डिजाइन परिमार्जन गर्न चाहनुहुन्छ भने पूर्वampले डाइरेक्टरी मार्ग वा पूर्वनिर्धारितबाट नाम (alt_e50_0_example_design), नयाँ मार्गमा ब्राउज गर्नुहोस् र नयाँ डिजाइन पूर्व टाइप गर्नुहोस्ampले डाइरेक्टरी नाम (ample_dir>)।
- ठीक क्लिक गर्नुहोस्।
- KDB जवाफलाई सन्दर्भ गर्नुहोस् मैले Arria 10 PLL सन्दर्भ घडीको लागि PLL क्यास्केडिङ वा गैर-समर्पित घडी मार्गको जिटरको लागि कसरी क्षतिपूर्ति गर्ने? समाधानको लागि तपाईंले .sdc को hardware_test_design डाइरेक्टरीमा आवेदन दिनुपर्छ file.
नोट: तपाईंले यो KDB जवाफलाई परामर्श गर्नुपर्छ किनभने 50GbE IP कोरमा RX पथले क्यास्केड गरिएको PLL हरू समावेश गर्दछ। तसर्थ, IP कोर घडीहरूले Arria 10 यन्त्रहरूमा थप जिटर अनुभव गर्न सक्छ। यो KDB उत्तरले सफ्टवेयर रिलीजहरू स्पष्ट गर्दछ जसमा समाधान आवश्यक छ।
सम्बन्धित जानकारी
KDB उत्तर: Arria 10 PLL सन्दर्भ घडीको लागि PLL क्यास्केडिङ वा गैर-समर्पित घडी मार्गको जिटरको लागि मैले कसरी क्षतिपूर्ति गर्ने?
50GbE डिजाइन पूर्व अनुकरण गर्दैampले टेस्टबेन्च
चित्र 7. प्रक्रिया
Testbench अनुकरण गर्न यी चरणहरू पालना गर्नुहोस्
- testbench सिमुलेशन डाइरेक्टरीमा परिवर्तन गर्नुहोस्ample_dir>/ पूर्वample_testbench।
- आफ्नो रोजाइको समर्थित सिमुलेटरको लागि सिमुलेशन लिपि चलाउनुहोस्। लिपिले सिम्युलेटरमा टेस्टबेन्च कम्पाइल र चलाउँछ। "टेस्टबेन्च सिमुलेट गर्ने चरणहरू" तालिकालाई सन्दर्भ गर्नुहोस्।
- परिणामहरू विश्लेषण गर्नुहोस्। सफल testbench ले दस प्याकेटहरू पठाउँछ, दस प्याकेटहरू प्राप्त गर्दछ, र "Testbench पूरा भयो" देखाउँछ।
तालिका ३. टेस्टबेन्च अनुकरण गर्ने चरणहरू
| सिमुलेटर | निर्देशनहरू |
| मोडल सिम | कमांड लाइनमा, टाइप गर्नुहोस् vsim -do run_vsim.do
यदि तपाइँ ModelSim GUI ल्याई बिना अनुकरण गर्न रुचाउनुहुन्छ भने, टाइप गर्नुहोस् vsim -c -do run_vsim.do नोट: The ModelSim* - Intel FPGA संस्करण सिम्युलेटरसँग यो IP कोर सिमुलेट गर्ने क्षमता छैन। तपाईंले अर्को समर्थित ModelSim सिम्युलेटर जस्तै ModelSim SE प्रयोग गर्नुपर्छ। |
| NCSim | कमांड लाइनमा, टाइप गर्नुहोस् sh run_ncsim.sh |
| VCS | आदेश लाइनमा, टाइप गर्नुहोस् sh run_vcs.sh |
| एक्सेलियम | आदेश लाइनमा, टाइप गर्नुहोस् sh run_xcelium.sh |
सफल परीक्षण रनले निम्न व्यवहार पुष्टि गर्ने आउटपुट देखाउँछ
- RX घडी मिलाउन पर्खँदै
- PHY स्थिति प्रिन्ट गर्दै
- 10 प्याकेट पठाउँदै
- 10 प्याकेटहरू प्राप्त गर्दै
- "Testbench पूरा" देखाउँदै।
निम्न एसample आउटपुट एक सफल सिमुलेशन परीक्षण रन चित्रण गर्दछ
- #Ref घडी 625 MHz मा चलाइएको छ त्यसैले सम्पूर्ण संख्याहरू सबै घडी अवधिहरूको लागि प्रयोग गर्न सकिन्छ।
- # वास्तविक घडी आवृत्तिहरू प्राप्त गर्न 33/32 द्वारा रिपोर्ट गरिएको फ्रिक्वेन्सीहरूलाई गुणा गर्नुहोस्।
- # RX पङ्क्तिबद्धताको लागि पर्खँदै
- #RX डेस्क्यू लक भयो
- #RX लेन पङ्क्तिबद्धता लक भयो
- #TX सक्षम गरियो
- #**प्याकेट १ पठाउँदै...
- #**प्याकेट १ पठाउँदै...
- #**प्याकेट १ पठाउँदै...
- #**प्याकेट १ पठाउँदै...
- #**प्याकेट १ पठाउँदै...
- #**प्याकेट १ पठाउँदै...
- #**प्याकेट १ पठाउँदै...
- #** प्राप्त प्याकेट १...
- #**प्याकेट १ पठाउँदै...
- #** प्राप्त प्याकेट १...
- #**प्याकेट १ पठाउँदै...
- #** प्राप्त प्याकेट १...
- #**प्याकेट १ पठाउँदै...
- #** प्राप्त प्याकेट १...
- #** प्राप्त प्याकेट १...
- #** प्राप्त प्याकेट १...
- #** प्राप्त प्याकेट १...
- #** प्राप्त प्याकेट १...
- #** प्राप्त प्याकेट १...
- #** प्राप्त प्याकेट १...
- #**
- #** टेस्टबेन्च पूरा भयो।
- #**
- #*******************************************
डिजाइन कम्पाइल र कन्फिगर गर्दै पूर्वample हार्डवेयर मा
हार्डवेयर डिजाइन कम्पाइल गर्न पूर्वample र आफ्नो Arria 10 GT उपकरणमा कन्फिगर गर्नुहोस्, यी चरणहरू पालना गर्नुहोस्
- हार्डवेयर डिजाइन पूर्व सुनिश्चित गर्नुहोस्ampपुस्ता पूरा भयो।
- इंटेल क्वार्टस प्राइम सफ्टवेयरमा, इंटेल क्वार्टस प्राइम प्रोजेक्ट खोल्नुहोस्ample_dir>/hardware_test_design/eth_ex_50g.qpf।
- कम्पाइल गर्नु अघि, तपाईंले KDB उत्तरबाट वर्कअराउन्ड लागू गर्नुभएको सुनिश्चित गर्नुहोस् Arria 10 PLL सन्दर्भ घडीको लागि PLL क्यास्केडिङ वा गैर-समर्पित घडी मार्गको जिटरको लागि कसरी क्षतिपूर्ति दिने? यदि तपाइँको सफ्टवेयर रिलीज को लागी प्रासंगिक छ।
- प्रशोधन मेनुमा, संकलन सुरु गर्नुहोस् क्लिक गर्नुहोस्।
- तपाईंले SRAM वस्तु उत्पन्न गरेपछि file .sof, हार्डवेयर डिजाइन पूर्व प्रोग्राम गर्न यी चरणहरू पालना गर्नुहोस्ampले Arria 10 उपकरणमा:
- उपकरण मेनुमा, प्रोग्रामर क्लिक गर्नुहोस्।
- प्रोग्रामरमा, हार्डवेयर सेटअपमा क्लिक गर्नुहोस्।
- प्रोग्रामिङ उपकरण चयन गर्नुहोस्।
- आफ्नो Intel Quartus प्राइम सत्रमा 10G रिटिमरको साथ Arria 25 GT बोर्ड चयन गर्नुहोस् र थप्नुहोस्।
- निश्चित गर्नुहोस् कि मोड J मा सेट गरिएको छTAG.
- Arria 10 उपकरण चयन गर्नुहोस् र उपकरण थप्नुहोस् क्लिक गर्नुहोस्। प्रोग्रामरले तपाइँको बोर्डमा यन्त्रहरू बीचको जडानहरूको ब्लक रेखाचित्र देखाउँछ।
- तपाईंको .sof सँग पङ्क्तिमा, .sof को लागि बाकस जाँच गर्नुहोस्।
- कार्यक्रम/कन्फिगर स्तम्भमा बक्स जाँच गर्नुहोस्।
- सुरु क्लिक गर्नुहोस्
नोट: यो डिजाइन पूर्वampले Arria 10 GT उपकरणलाई लक्षित गर्दछ। यो हार्डवेयर पूर्व चलाउन उपयुक्त प्लेटफर्मको बारेमा सोधपुछ गर्न कृपया आफ्नो Intel FPGA प्रतिनिधिलाई सम्पर्क गर्नुहोस्ample
सम्बन्धित जानकारी
- KDB उत्तर: Arria 10 PLL सन्दर्भ घडीको लागि PLL क्यास्केडिङ वा nondedicated घडी मार्गको जिटरको लागि मैले कसरी क्षतिपूर्ति गर्ने?
- पदानुक्रमिक र टोली-आधारित डिजाइनको लागि वृद्धिशील संकलन
- प्रोग्रामिंग इंटेल FPGA उपकरणहरू
50GbE हार्डवेयर डिजाइन पूर्व परीक्षण गर्दैample
तपाईंले 50GbE IP कोर डिजाइन पूर्व कम्पाइल गरेपछिample र यसलाई आफ्नो Arria 10 GT यन्त्रमा कन्फिगर गर्नुहोस्, तपाईंले IP कोर र यसको एम्बेडेड नेटिभ PHY IP कोर रेजिस्टरहरू प्रोग्राम गर्न प्रणाली कन्सोल प्रयोग गर्न सक्नुहुन्छ। प्रणाली कन्सोल खोल्न र हार्डवेयर डिजाइन पूर्व परीक्षण गर्नample, यी चरणहरू पालना गर्नुहोस्:
- हार्डवेयर डिजाइन पछि पूर्वample Arria 10 उपकरणमा कन्फिगर गरिएको छ, Intel Quartus प्राइम सफ्टवेयरमा, Tools मेनुमा, System Debugging Tools ➤ System Console मा क्लिक गर्नुहोस्।
- Tcl कन्सोल फलकमा, डाइरेक्टरी परिवर्तन गर्न cd hwtest टाइप गर्नुहोस्ample_dir>/hardware_test_design/hwtest।
- J मा जडान खोल्न स्रोत main.tcl टाइप गर्नुहोस्TAG मास्टर
तपाइँ निम्न डिजाइन पूर्व संग आईपी कोर कार्यक्रम गर्न सक्नुहुन्छampले आदेशहरू
- chkphy_status: घडी फ्रिक्वेन्सी र PHY लक स्थिति प्रदर्शन गर्दछ।
- start_pkt_gen: प्याकेट जनरेटर सुरु हुन्छ।
- stop_pkt_gen: प्याकेट जनरेटर रोक्छ।
- loop_on: आन्तरिक सिरियल लुपब्याक खोल्छ
- loop_off: आन्तरिक सिरियल लुपब्याक बन्द गर्दछ।
- reg_read : मा आईपी कोर दर्ता मान फर्काउँछ ।
- reg_write : लेख्छन् ठेगानामा आईपी कोर दर्ता गर्न ।
सम्बन्धित जानकारी
- 50GbE डिजाइन पूर्वample दर्ताहरू पृष्ठ 13 मा हार्डवेयर डिजाइन पूर्वको लागि नक्सा दर्ता गर्नुहोस्ample।
- प्रणाली कन्सोलको साथ डिजाइनहरू विश्लेषण र डिबग गर्दै
डिजाइन पूर्वampले विवरण
डिजाइन पूर्वample ले IEEE 50ba मानक CAUI-802.3 स्पेसिफिकेशनसँग अनुरुप ट्रान्सीभर इन्टरफेसको साथ 4GbE कोरको कार्यहरू प्रदर्शन गर्दछ। तपाइँ पूर्व बाट डिजाइन उत्पन्न गर्न सक्नुहुन्छamp50GbE प्यारामिटर सम्पादकमा ले डिजाइन ट्याब। डिजाइन उत्पन्न गर्न पूर्वampले, तपाईंले पहिले आफ्नो अन्तिम उत्पादनमा उत्पन्न गर्न चाहनुभएको IP कोर भिन्नताको लागि प्यारामिटर मानहरू सेट गर्नुपर्छ। डिजाइन उत्पन्न गर्दै पूर्वample आईपी कोरको प्रतिलिपि बनाउँछ; testbench र हार्डवेयर डिजाइन पूर्वampयस भिन्नतालाई DUT को रूपमा प्रयोग गर्नुहोस्। यदि तपाईंले DUT का लागि प्यारामिटर मानहरू तपाईंको अन्तिम उत्पादनमा प्यारामिटर मानहरू मिलाउन सेट गर्नुभएन भने, डिजाइन पूर्वampले तपाईले उत्पन्न गर्नु भएको आईपी कोर भिन्नता प्रयोग गर्दैन।
नोट: टेस्टबेन्चले आईपी कोरको आधारभूत परीक्षण देखाउँछ। यो पूर्ण प्रमाणिकरण वातावरण को लागी एक विकल्प हुन को लागी इरादा छैन। तपाईंले सिमुलेशन र हार्डवेयरमा तपाईंको आफ्नै 50GbE डिजाइनको थप व्यापक प्रमाणीकरण गर्नु पर्छ।
सम्बन्धित जानकारी
Intel Arria® 10 50Gbps इथरनेट IP कोर प्रयोगकर्ता गाइड
डिजाइन पूर्वampव्यवहार
टेस्टबेन्चले आईपी कोरको माध्यमबाट ट्राफिक पठाउँछ, ट्रान्समिट साइड र आईपी कोरको साइड रिसिभ गर्ने। हार्डवेयर डिजाइन मा पूर्वampले, तपाईले IP कोरलाई आन्तरिक सिरियल लुपब्याक मोडमा प्रोग्राम गर्न सक्नुहुन्छ र ट्रान्समिट साइडमा ट्राफिक उत्पन्न गर्न सक्नुहुन्छ जुन रिसिभ साइड मार्फत फिर्ता हुन्छ।
डिजाइन पूर्वampइन्टरफेस संकेतहरू
50GbE testbench आत्म-निहित छ र तपाईंलाई कुनै पनि इनपुट संकेतहरू चलाउन आवश्यक छैन।
तालिका 4. 50GbE हार्डवेयर डिजाइन पूर्वampइन्टरफेस संकेतहरू
| संकेत | दिशा | टिप्पणीहरू |
|
clk50 |
इनपुट |
५० मेगाहर्ट्जमा ड्राइभ गर्नुहोस्। बोर्डमा 50 मेगाहर्ट्ज ओसिलेटरबाट यसलाई ड्राइभ गर्ने उद्देश्य हो। |
| clk_ref | इनपुट | 644.53125 MHz मा ड्राइभ गर्नुहोस्। |
|
cpu_resetn |
इनपुट |
IP कोर रिसेट गर्नुहोस्। सक्रिय कम। विश्वव्यापी हार्ड रिसेट csr_reset_n लाई IP कोरमा ड्राइभ गर्दछ। |
| जारी… | ||
इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर राख्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। *अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।
| संकेत | दिशा | टिप्पणीहरू |
| tx_serial[१:०] | आउटपुट | ट्रान्सीभर PHY आउटपुट सीरियल डाटा। |
| rx_serial[१:०] | इनपुट | ट्रान्सीभर PHY इनपुट सीरियल डेटा। |
|
user_led[7:0] |
आउटपुट |
स्थिति संकेतहरू। हार्डवेयर डिजाइन पूर्वample ले लक्ष्य बोर्डमा एलईडीहरू चलाउन यी बिटहरू जडान गर्दछ। व्यक्तिगत बिट्सले निम्न संकेत मान र घडी व्यवहार प्रतिबिम्बित गर्दछ:
• [०]: आईपी कोरमा मुख्य रिसेट संकेत • [१]: clk_ref को विभाजित संस्करण • [२]: clk2 को विभाजित संस्करण • [३]: १०० MHz स्थिति घडीको विभाजित संस्करण • [४]: tx_lanes_stable • [५]: rx_block_lock • [६]: rx_am_lock • [७]: rx_pcs_ready |
सम्बन्धित जानकारी
इन्टरफेस र सिग्नल विवरणहरूले 50GbE IP कोर संकेतहरू र तिनीहरूसँग सम्बन्धित इन्टरफेसहरूको विस्तृत विवरण प्रदान गर्दछ।
50GbE डिजाइन पूर्वample दर्ताहरू
तालिका 5. 50GbE हार्डवेयर डिजाइन पूर्वample दर्ता नक्शा
हार्डवेयर डिजाइन पूर्वको लागि मेमोरी म्याप गरिएको दर्ता दायराहरू सूचीबद्ध गर्दछample। तपाइँ यी दर्ताहरू प्रणाली कन्सोलमा reg_read र reg_write प्रकार्यहरूसँग पहुँच गर्नुहुन्छ।
| शब्द अफसेट | दर्ता श्रेणी |
| 0x300–0x5FF | 50GbE आईपी कोर दर्ताहरू। |
| 0x4000–0x4C00 | Arria 10 गतिशील पुन: कन्फिगरेसन दर्ताहरू। दर्ताको आधार ठेगाना लेन ० को लागि ०x४००० र लेन १ का लागि ०x४४०० हो। |
सम्बन्धित जानकारी
- 50GbE हार्डवेयर डिजाइन पूर्व परीक्षण गर्दैampपृष्ठ 11 मा प्रणाली कन्सोलले IP कोर र नेटिभ PHY दर्ताहरू पहुँच गर्न आदेश दिन्छ।
- 50GbE नियन्त्रण र स्थिति दर्ता विवरणहरूले 50GbE IP कोर दर्ताहरू वर्णन गर्दछ।
कागजात संशोधन इतिहास
तालिका 6. 50G इथरनेट डिजाइन पूर्वampले प्रयोगकर्ता गाइड संशोधन इतिहास
| मिति | रिलीज | परिवर्तनहरू |
| 2019.04.03 | 17.0 | Xcelium सिमुलेशनहरू चलाउन आदेश थपियो। |
|
2017.11.08 |
17.0 |
KDB उत्तरमा लिङ्क थपियो जसले IP कोरमा ATX PLLs कास्केडिङको कारण Intel Arria® 10 यन्त्रहरूमा सम्भावित जिटरको लागि समाधान प्रदान गर्दछ।
सन्दर्भ गर्नुहोस् डिजाइन पूर्वample पृष्ठ on० र संकलन र डिजाइन कन्फिगर गर्दै पूर्वample हार्डवेयर मा पृष्ठ 10 मा। यो डिजाइन पूर्वampले प्रयोगकर्ता गाइड प्रतिबिम्बित गर्न अद्यावधिक गरिएको छैन नोट: इन्टेल क्वार्टस प्राइममा डिजाइन जेनरेशनमा साना परिवर्तनहरू इन्टेल क्वार्टस प्राइम सफ्टवेयर रिलीज भन्दा पछि रिलीज हुन्छ v17.0. |
| 2017.05.08 | 17.0 | प्रारम्भिक सार्वजनिक विज्ञप्ति। |
इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर राख्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। *अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।
कागजातहरू / स्रोतहरू
 |
इंटेल 50G इथरनेट डिजाइन पूर्वample [pdf] प्रयोगकर्ता गाइड 50G इथरनेट डिजाइन पूर्वample, 50G, इथरनेट डिजाइन पूर्वampले, डिजाइन पूर्वample |
