Intel 50G Ethernet Design Example
Udhëzues për fillimin e shpejtë 50 GbE
Bërthama IP 50 GbE ofron një panel testimi simulues dhe një dizajn hardueri p.shample që mbështet kompilimin dhe testimin e harduerit. Kur gjeneroni dizajnin p.shample, redaktori i parametrave krijon automatikisht fileËshtë e nevojshme për të simuluar, përpiluar dhe testuar dizajnin në harduer. Ju mund të shkarkoni dizajnin e përpiluar të harduerit në një pajisje Arria 10 GT.
Shënim: Ky dizajn p.shampai synon pajisjen Arria 10 GT dhe kërkon një kohëmatës 25G. Ju lutemi kontaktoni përfaqësuesin tuaj të Intel FPGA për të pyetur në lidhje me një platformë të përshtatshme për të drejtuar këtë harduer p.shample. Në disa raste mund të disponohet një huazim i harduerit të përshtatshëm. Përveç kësaj, Intel ofron një shembull vetëm për përpilimampprojektin që mund ta përdorni për të vlerësuar shpejt zonën bazë dhe kohën e IP-së.
Figura 1. Dizajni Example Përdorimi
Korporata Intel. Të gjitha të drejtat e rezervuara. Intel, logoja e Intel dhe markat e tjera Intel janë marka tregtare të Intel Corporation ose filialeve të saj. Intel garanton performancën e produkteve të saj FPGA dhe gjysmëpërçuese sipas specifikimeve aktuale në përputhje me garancinë standarde të Intel, por rezervon të drejtën të bëjë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Intel nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveçse kur është rënë dakord shprehimisht me shkrim nga Intel. Klientët e Intel këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime. *Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.
Dizajni p.shample Struktura e Drejtorisë
Figura 2. Dizajni 50 GbE Shemample Struktura e Drejtorisë
Konfigurimi dhe testimi i harduerit files (dizajni i harduerit p.shample) ndodhen nëample_dir>/hardware_test_design. Simulimi files (testi vetëm për simulim) ndodhen nëample_dir>/ example_testbench. Dizajni vetëm për përpilim p.shample ndodhet nëample_dir>/compilation_test_design.
Projektimi i simulimit P.shample Komponentët
Figura 3. Dizajni i Simulimit 50 GbE Shembullample Blloqe Diagrami
Simulimi p.shamptesti i nivelit të lartë të dizajnit file është basic_avl_tb_top.sv Kjo file instancaton dhe lidh një ATX PLL. Ai përfshin një detyrë, send_packets_50g_avl, për të dërguar dhe marrë 10 pako.
Tabela 1. 50 GbE IP Core Testbench File Përshkrimet
| File Emri | Përshkrimi |
| Tabela e testimit dhe simulimi Files | |
| themelore_avl_tb_top.sv | Tavolinë testimi të nivelit të lartë file. Paneli i testimit instancon DUT dhe ekzekuton detyrat Verilog HDL për të gjeneruar dhe pranuar pako. |
| Skriptet Testbench | |
| run_vsim.bëj | Skripti ModelSim për të ekzekutuar panelin e testimit. |
| run_vcs.sh | Skripti Synopsys VCS për të ekzekutuar panelin e testimit. |
| run_ncsim.sh | Skripti Cadence NCSim për të ekzekutuar panelin e testimit. |
| run_xcelium.sh | Skripti Cadence Xcelium* për të ekzekutuar panelin e testimit. |
rdware Design Example Komponentët
Figura 4. Dizajni i harduerit 50 GbE P.shample Diagrami i bllokut të nivelit të lartë
Dizajni i harduerit 50 GbE p.shample përfshin komponentët e mëposhtëm
- Bërthama IP 50 GbE.
- Logjika e klientit që koordinon programimin e bërthamës IP dhe gjenerimit të paketave.
- ATX PLL për të drejtuar kanalet e transmetuesit të pajisjes.
- IOPLL për të gjeneruar një orë 100 MHz nga një orë hyrëse 50 MHz në dizajnin e harduerit ishample.
- JTAG kontrollues që komunikon me panelin e sistemit. Ju komunikoni me logjikën e klientit përmes panelit të sistemit.
Tabela 2. Dizajni i harduerit bazë IP 50 GbE Shembullample File Përshkrimet
| File Emrat | Përshkrimi |
| eth_ex_50g.qpf | Projekti Quartus Prime file |
| eth_ex_50g.qsf | Cilësimet e projektit Quartus file |
| eth_ex_50g.sdc | Kufizimet e dizajnit të Synopsys file. Ju mund ta kopjoni dhe modifikoni këtë file për dizajnin tuaj 50 GbE. |
| vazhdoi… | |
Udhëzues për fillimin e shpejtë 50 GbE
| File Emrat | Përshkrimi |
| eth_ex_50g.v | Dizajni i nivelit të lartë Verilog HDL p.shample file |
| e zakonshme/ | Dizajni i harduerit p.shampmbështetje files |
| hwtest/kryesore.tcl | Kryesor file për të hyrë në panelin e sistemit |
Gjenerimi i Dizajnit Example
Figura 5. Procedura
Figura 6. ShembampLe Skeda e Dizajnit në Redaktuesin e Parametrave 50 GbE
Ndiqni këto hapa për të gjeneruar dizajnin e harduerit p.shample dhe testbench
- Në varësi të faktit nëse jeni duke përdorur softuerin Intel Quartus Prime Pro Edition ose softuerin Intel Quartus Prime Standard Edition, kryeni një nga veprimet e mëposhtme: Në Intel Quartus Prime Pro Edition, klikoni File ➤ New Project Wizard për të krijuar një projekt të ri Quartus Prime, ose File ➤ Hapni Projektin për të hapur një projekt ekzistues Quartus Prime. Magjistari ju kërkon të specifikoni një pajisje. Në softuerin Intel Quartus Prime Standard Edition, në Katalogun IP (Tools IP Catalog), zgjidhni familjen e pajisjeve të synuara Arria 10.
- Në Katalogun IP, gjeni dhe zgjidhni 50G Ethernet. Shfaqet dritarja New IP Variation.
- Specifikoni një emër të nivelit të lartë për variacionin tuaj të IP-së dhe klikoni OK. Redaktori i parametrave shton .qsys të nivelit të lartë (në Intel Quartus Prime Standard Edition) ose .ip (në Intel Quartus Prime Pro Edition) file në projektin aktual automatikisht. Nëse ju kërkohet të shtoni manualisht .qsys ose .ip file te projekti, klikoni Projekti ➤ Shto/Hiq Files në Projekt për të shtuar file.
- Në softuerin Intel Quartus Prime Standard Edition, duhet të zgjidhni një pajisje specifike Arria 10 në fushën Device ose të mbani pajisjen e paracaktuar që propozon softueri Quartus Prime.
Shënim: Dizajni i harduerit p.shample mbishkruan përzgjedhjen me pajisjen në tabelën e synuar. Ju specifikoni tabelën e synuar nga menyja e dizajnit p.shample opsionet në ExampSkeda Dizajn (Hapi 8). - Klikoni OK. Shfaqet redaktori i parametrave.
- Në skedën IP, specifikoni parametrat për ndryshimin e bazës së IP-së tuaj.
- Në ishample Skeda Dizajn, për P.shample Dizajni Files, zgjidhni opsionin Simulimi për të gjeneruar panelin e testimit dhe zgjidhni opsionin Sintezë për të gjeneruar dizajnin e harduerit example. Vetëm Verilog HDL files janë gjeneruar.
Shënim: Një bërthamë funksionale IP VHDL nuk disponohet. Specifikoni vetëm Verilog HDL, për dizajnin tuaj të bërthamës IP, p.shample. - Për Bordin e Hardware-it zgjidhni Kompletin e Zhvillimit të Integritetit të Sinjalit të Transmetuesit Arria 10 GX.
Shënim: Kontaktoni përfaqësuesin tuaj të Intel FPGA për informacion në lidhje me një platformë të përshtatshme për të drejtuar këtë pajisje p.shample. - Klikoni Generate Exampbutoni i projektimit. Përzgjedhja ExampShfaqet dritarja e Direktorisë së Dizajnit.
- Nëse dëshironi të modifikoni dizajnin p.shampshtegu ose emri i drejtorisë nga parazgjedhjet e shfaqura (alt_e50_0_example_design), shfletoni në rrugën e re dhe shkruani modelin e ri exampemri i drejtorisë (ample_dir>).
- Klikoni OK.
- Referojuni përgjigjes së KDB-së Si mund ta kompensoj nervozizmin e shtegut të orës kaskaduese ose jo të dedikuar të PLL për orën referencë Arria 10 PLL? për një zgjidhje ju duhet të aplikoni në drejtorinë hardware_test_design në .sdc file.
Shënim: Ju duhet të konsultoheni me këtë Përgjigje KDB sepse shtegu RX në bërthamën IP 50 GbE përfshin PLL të kaskadës. Prandaj, orët bazë IP mund të përjetojnë nervozizëm shtesë në pajisjet Arria 10. Kjo Përgjigje e KDB-së sqaron lëshimet e softuerit në të cilat është i nevojshëm zgjidhjet.
Informacione të Përafërta
Përgjigja e KDB-së: Si mund ta kompensoj nervozizmin e shtegut të orës kaskaduese ose jo të dedikuar të PLL për orën referencë Arria 10 PLL?
Simulimi i dizajnit 50 GbE Example Testbench
Figura 7. Procedura
Ndiqni këto hapa për të simuluar panelin e testimit
- Ndrysho në drejtorinë e simulimit të testbenchample_dir>/ example_testbench.
- Ekzekutoni skriptin e simulimit për simulatorin e mbështetur sipas zgjedhjes suaj. Skripti përpilon dhe drejton testbench në simulator. Referojuni tabelës "Hapat për të simuluar panelin e testimit".
- Analizoni rezultatet. Tabela e suksesshme e testimit dërgon dhjetë pako, merr dhjetë pako dhe shfaq "Testbench përfunduar".
Tabela 3. Hapat për të simuluar panelin e testimit
| Simulator | Udhëzimet |
| ModelSim | Në vijën e komandës, shkruani vsim -do run_vsim.do
Nëse preferoni të simuloni pa shfaqur modelin GUI të ModelSim, shkruani vsim -c -do run_vsim.do Shënim: Simulatori ModelSim* – Intel FPGA Edition nuk ka kapacitetin për të simuluar këtë bërthamë IP. Duhet të përdorni një simulator tjetër ModelSim të mbështetur si ModelSim SE. |
| NCSim | Në vijën e komandës, shkruani sh run_ncsim.sh |
| VCS | Në vijën e komandës, shkruani sh run_vcs.sh |
| Xcelium | Në vijën e komandës, shkruani sh run_xcelium.sh |
Ekzekutimi i suksesshëm i provës shfaq daljen që konfirmon sjelljen e mëposhtme
- Duke pritur që ora RX të rregullohet
- Printimi i statusit PHY
- Dërgimi i 10 pakove
- Marrja e 10 pakove
- Duke shfaqur "Testbench i përfunduar".
Në vijim sampdalja le ilustron një test të suksesshëm simulimi
- Ora #Ref funksionon në 625 MHz kështu që numrat e plotë mund të përdoren për të gjitha periudhat e orës.
- #Shumëzo frekuencat e raportuara me 33/32 për të marrë frekuencat aktuale të orës.
- #Në pritje për shtrirjen RX
- #RX tavolina e kyçur
- Shtrirja e korsisë #RX u kyç
- #TX i aktivizuar
- #**Po dërgon paketën 1…
- #**Po dërgon paketën 2…
- #**Po dërgon paketën 3…
- #**Po dërgon paketën 4…
- #**Po dërgon paketën 5…
- #**Po dërgon paketën 6…
- #**Po dërgon paketën 7…
- #**Paketa 1 e marrë…
- #**Po dërgon paketën 8…
- #**Paketa 2 e marrë…
- #**Po dërgon paketën 9…
- #**Paketa 3 e marrë…
- #**Po dërgon paketën 10…
- #**Paketa 4 e marrë…
- #**Paketa 5 e marrë…
- #**Paketa 6 e marrë…
- #**Paketa 7 e marrë…
- #**Paketa 8 e marrë…
- #**Paketa 9 e marrë…
- #**Paketa 10 e marrë…
- #**
- #** Tabela e provës përfundoi.
- #**
- #********************************************
Përpilimi dhe konfigurimi i Dizajnit Example në Hardware
Për të përpiluar dizajnin e harduerit p.shample dhe konfiguroni atë në pajisjen tuaj Arria 10 GT, ndiqni këto hapa
- Siguroni dizajnin e harduerit p.shampgjenerata është e plotë.
- Në softuerin Intel Quartus Prime, hapni projektin Intel Quartus Primeample_dir>/hardware_test_design/eth_ex_50g.qpf.
- Përpara përpilimit, sigurohuni që keni zbatuar zgjidhjen nga përgjigja e KDB-së. nëse është e rëndësishme për lëshimin e softuerit tuaj.
- Në menynë Processing, klikoni Start Compilation.
- Pasi të keni gjeneruar një objekt SRAM file .sof, ndiqni këto hapa për të programuar dizajnin e harduerit p.shample në pajisjen Arria 10:
- Në menunë Tools, klikoni Programmer.
- Në Programues, klikoni "Konfigurimi i harduerit".
- Zgjidhni një pajisje programimi.
- Zgjidhni dhe shtoni tabelën Arria 10 GT me kohëmatës 25G në seancën tuaj Intel Quartus Prime.
- Sigurohuni që Mode është vendosur në JTAG.
- Zgjidhni pajisjen Arria 10 dhe klikoni Shto pajisje. Programuesi shfaq një diagram bllok të lidhjeve midis pajisjeve në bordin tuaj.
- Në rreshtin me .sof tuaj, kontrolloni kutinë për .sof.
- Kontrolloni kutinë në kolonën Program/Konfiguro.
- Klikoni Start
Shënim: Ky dizajn p.shample synon pajisjen Arria 10 GT. Ju lutemi kontaktoni përfaqësuesin tuaj të Intel FPGA për të pyetur në lidhje me një platformë të përshtatshme për të drejtuar këtë harduer p.shample
Informacione të Përafërta
- Përgjigjja e KDB-së: Si mund ta kompensoj nervozizmin e shtegut të orës kaskaduese ose jo të dedikuar të PLL për orën referencë Arria 10 PLL?
- Përpilim në rritje për dizajn hierarkik dhe të bazuar në ekip
- Programimi i pajisjeve Intel FPGA
Testimi i dizajnit të harduerit 50 GbE Example
Pasi të keni përpiluar modelin e bërthamës IP 50 GbE, p.shampPër ta konfiguruar atë në pajisjen tuaj Arria 10 GT, mund të përdorni panelin e sistemit për të programuar bërthamën e IP-së dhe regjistrat e saj të integruar Native PHY IP. Për të aktivizuar panelin e sistemit dhe për të testuar dizajnin e harduerit p.shample, ndiqni këto hapa:
- Pas dizajnit të harduerit p.shampështë konfiguruar në pajisjen Arria 10, në softuerin Intel Quartus Prime, në menynë Tools, klikoni System Debugging Tools ➤ System Console.
- Në panelin e Tcl Console, shkruani cd hwtest për të ndryshuar direktorinëample_dir>/hardware_test_design/hwtest.
- Shkruani source main.tcl për të hapur një lidhje me JTAG mjeshtër.
Ju mund të programoni bërthamën IP me dizajnin e mëposhtëm p.shample komandat
- chkphy_status: Shfaq frekuencat e orës dhe statusin e bllokimit PHY.
- start_pkt_gen: Fillon gjeneratorin e paketave.
- stop_pkt_gen: Ndalon gjeneratorin e paketave.
- loop_on: Aktivizon rikthimin e brendshëm serial
- loop_off: Çaktivizon rikthimin e brendshëm serial.
- reg_lexo : Kthen vlerën e regjistrit bazë IP në .
- reg_shkruaj : shkruan në regjistrin bazë IP në adresë .
Informacione të Përafërta
- Dizajni 50 GbE P.shample Regjistrimet në faqen 13 Regjistro hartën për dizajnin e harduerit p.shample.
- Analizimi dhe korrigjimi i dizajneve me panelin e sistemit
Dizajni p.shample Përshkrimi
Dizajni p.shample demonstron funksionet e bërthamës 50 GbE me ndërfaqen e transmetuesit në përputhje me specifikimin standard CAUI-802.3 IEEE 4ba. Ju mund të gjeneroni dizajnin nga Example Skeda Design në redaktuesin e parametrave 50 GbE. Për të gjeneruar dizajnin p.shampSë pari, duhet të vendosni vlerat e parametrave për variacionin bazë të IP që synoni të gjeneroni në produktin tuaj përfundimtar. Gjenerimi i dizajnit p.shample krijon një kopje të bërthamës IP; paneli i testimit dhe dizajni i harduerit p.shampLe ta përdorim këtë variacion si DUT. Nëse nuk i vendosni vlerat e parametrave për DUT që të përputhen me vlerat e parametrave në produktin tuaj përfundimtar, dizajni p.sh.ample që ju gjeneroni nuk ushtron variacionin bazë të IP-së që keni ndërmend.
Shënim: Paneli i testimit demonstron një test bazë të bërthamës IP. Nuk synohet të jetë një zëvendësim për një mjedis verifikimi të plotë. Ju duhet të kryeni verifikim më të gjerë të dizajnit tuaj 50 GbE në simulim dhe në harduer.
Informacione të Përafërta
Udhëzues përdoruesi i Intel Arria® 10 50 Gbps Ethernet IP Core
Dizajni p.shample Sjellja
Tabela e testimit dërgon trafikun përmes bërthamës IP, duke ushtruar anën e transmetimit dhe atë të marrës të bërthamës IP. Në dizajnin e harduerit p.shampLe, mund të programoni bërthamën IP në modalitetin e brendshëm të kthimit serial dhe të gjeneroni trafik në anën e transmetimit që kthehet në anën e marrës.
Dizajni p.shample Sinjalet e Ndërfaqes
Paneli i testimit 50 GbE është i pavarur dhe nuk kërkon që ju të drejtoni ndonjë sinjal hyrës.
Tabela 4. Dizajni i harduerit 50 GbE Shemample Sinjalet e Ndërfaqes
| Sinjali | Drejtimi | Komentet |
|
klk50 |
Input |
Drejtoni në 50 MHz. Synimi është ta drejtojmë këtë nga një oshilator 50 Mhz në tabelë. |
| clk_ref | Input | Drejtoni në 644.53125 MHz. |
|
cpu_resetn |
Input |
Rivendos bërthamën IP. Aktiv i ulët. Drejton rivendosjen e vështirë globale csr_reset_n në bërthamën e IP-së. |
| vazhdoi… | ||
Korporata Intel. Të gjitha të drejtat e rezervuara. Intel, logoja e Intel dhe markat e tjera Intel janë marka tregtare të Intel Corporation ose filialeve të saj. Intel garanton performancën e produkteve të saj FPGA dhe gjysmëpërçuese sipas specifikimeve aktuale në përputhje me garancinë standarde të Intel, por rezervon të drejtën të bëjë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Intel nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveçse kur është rënë dakord shprehimisht me shkrim nga Intel. Klientët e Intel këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime. *Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.
| Sinjali | Drejtimi | Komentet |
| tx_serial[1:0] | Prodhimi | Transmetuesi PHY nxjerr të dhëna serike. |
| rx_serial[1:0] | Input | Transmetuesi PHY fut të dhënat serike. |
|
user_led[7:0] |
Prodhimi |
Sinjalet e statusit. Dizajni i harduerit p.shampLe i lidh këto pjesë për të drejtuar LED në tabelën e synuar. Bitët individuale pasqyrojnë vlerat e mëposhtme të sinjalit dhe sjelljen e orës:
• [0]: Sinjali kryesor i rivendosjes në bërthamën IP • [1]: Versioni i ndarë i clk_ref • [2]: Versioni i ndarë i clk50 • [3]: Versioni i ndarë i orës së statusit 100 MHz • [4]: tx_korsi_stabile • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready |
Informacione të Përafërta
Ndërfaqet dhe përshkrimet e sinjaleve Ofron përshkrime të hollësishme të sinjaleve kryesore IP 50 GbE dhe ndërfaqeve të cilave ato i përkasin.
Dizajni 50 GbE P.shample Regjistrat
Tabela 5. Dizajni i harduerit 50 GbE Shemample Regjistrohu Harta
Liston diapazonin e regjistrit të hartuar me memorie për dizajnin e harduerit p.shample. Ju aksesoni këto regjistra me funksionet reg_read dhe reg_write në System Console.
| Kompensimi i fjalëve | Kategoria e regjistrimit |
| 0x300–0x5FF | Regjistrat bazë IP 50 GbE. |
| 0x4000–0x4C00 | Regjistrat e rikonfigurimit dinamik Arria 10. Adresa bazë e regjistrimit është 0x4000 për korsinë 0 dhe 0x4400 për korsinë 1. |
Informacione të Përafërta
- Testimi i dizajnit të harduerit 50 GbE Example në faqen 11 Komandat System Console për të hyrë në thelbin IP dhe regjistrat Native PHY.
- Përshkrimet e Regjistrit të Kontrollit dhe Statusit 50GbE Përshkruan regjistrat bazë të IP 50GbE.
Historia e rishikimit të dokumentit
Tabela 6. Dizajni 50G Ethernet Shemample Udhëzuesi i Përdoruesit Historia e Rishikimeve
| Data | Lirimi | Ndryshimet |
| 2019.04.03 | 17.0 | U shtua komanda për të ekzekutuar simulimet Xcelium. |
|
2017.11.08 |
17.0 |
U shtua një lidhje te Përgjigjja KDB që ofron zgjidhje për nervozizmin e mundshëm në pajisjet Intel Arria® 10 për shkak të kaskadimit të ATX PLL në bërthamën IP.
Referojuni Gjenerimi i Dizajnit Example në faqen 7 dhe Përpilimi dhe Konfigurimi i Dizajnit Example në Hardware në faqen 10. Ky dizajn p.shampudhëzuesi i përdoruesit nuk është përditësuar për të reflektuar Shënim: ndryshime të vogla në gjenerimin e dizajnit në lëshimet e Intel Quartus Prime më vonë se lëshimi i softuerit Intel Quartus Prime v17.0. |
| 2017.05.08 | 17.0 | Publikimi fillestar publik. |
Korporata Intel. Të gjitha të drejtat e rezervuara. Intel, logoja e Intel dhe markat e tjera Intel janë marka tregtare të Intel Corporation ose filialeve të saj. Intel garanton performancën e produkteve të saj FPGA dhe gjysmëpërçuese sipas specifikimeve aktuale në përputhje me garancinë standarde të Intel, por rezervon të drejtën të bëjë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Intel nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveçse kur është rënë dakord shprehimisht me shkrim nga Intel. Klientët e Intel këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime. *Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.
Dokumentet / Burimet
 |
Intel 50G Ethernet Design Example [pdfUdhëzuesi i përdoruesit 50G Ethernet Design Example, 50G, Ethernet Design Example, Design Example |
