intel 50G Ethernet Design Example အသုံးပြုသူလမ်းညွှန်

မာတိကာ ပုန်း

1 intel 50G Ethernet Design Example

2 50GbE အမြန်စတင်လမ်းညွှန်

3 ဒီဇိုင်းထွample Directory Structure

4 Simulation Design Exampအစိတ်အပိုင်းများ

5 ဒီဇိုင်းထွကို ထုတ်လုပ်ခြင်း။ample

6 50GbE ဒီဇိုင်း Ex ကို တုပခြင်း။ample Testbench

7 ဒီဇိုင်းထွample ဖော်ပြချက်

8 50GbE ဒီဇိုင်းထွample မှတ်ပုံတင်များ

9 စာရွက်စာတမ်းများ / အရင်းအမြစ်များ

9.1 ကိုးကား

10 ဆက်စပ်ပို့စ်များ

intel 50G Ethernet Design Example

50GbE အမြန်စတင်လမ်းညွှန်

50GbE IP core သည် simulation testbench နှင့် hardware design ex ကို ပေးဆောင်သည်။ampစုစည်းမှုနှင့် ဟာ့ဒ်ဝဲစမ်းသပ်ခြင်းကို ပံ့ပိုးပေးသော le။ ဒီဇိုင်းထုတ်တဲ့အခါမှာ exampparameter editor သည် အလိုအလျောက် ဖန်တီးပေးပါသည်။ fileဟာ့ဒ်ဝဲတွင် ဒီဇိုင်းကို ပုံဖော်ရန်၊ စုစည်းရန်နှင့် စမ်းသပ်ရန် လိုအပ်သည်။ စုစည်းထားသော ဟာ့ဒ်ဝဲဒီဇိုင်းကို Arria 10 GT စက်သို့ ဒေါင်းလုဒ်လုပ်နိုင်ပါသည်။

မှတ်ချက် - ဒီဒီဇိုင်း example သည် Arria 10 GT စက်ပစ္စည်းကို ပစ်မှတ်ထားပြီး 25G တိုင်မာလိုအပ်သည်။ ဤဟာ့ဒ်ဝဲဟောင်းကို အသုံးပြုရန် သင့်လျော်သော ပလပ်ဖောင်းအကြောင်း မေးမြန်းရန် သင်၏ Intel FPGA ကိုယ်စားလှယ်ထံ ဆက်သွယ်ပါ။ampလဲ့ အချို့သောကိစ္စများတွင် သင့်လျော်သော ဟာ့ဒ်ဝဲကို ချေးငွေရနိုင်သည်။ ထို့အပြင် Intel သည် compilation-only ex ကို ပေးပါသည်။ampIP core ဧရိယာနှင့် အချိန်ကို လျင်မြန်စွာ ခန့်မှန်းရန် သင်သုံးနိုင်သော ပရောဂျက်။

ပုံ 1. ဒီဇိုင်း Exampအသုံးပြုမှု

Intel ကော်ပိုရေးရှင်း။ မူပိုင်ခွင့်ကိုလက်ဝယ်ထားသည်။ Intel၊ Intel လိုဂိုနှင့် အခြားသော Intel အမှတ်အသားများသည် Intel ကော်ပိုရေးရှင်း သို့မဟုတ် ၎င်း၏လုပ်ငန်းခွဲများ၏ အမှတ်တံဆိပ်များဖြစ်သည်။ Intel သည် Intel ၏ စံအာမခံချက်နှင့်အညီ ၎င်း၏ FPGA နှင့် တစ်ပိုင်းလျှပ်ကူးပစ္စည်းထုတ်ကုန်များ၏ စွမ်းဆောင်ရည်ကို လက်ရှိ သတ်မှတ်ချက်များအတိုင်း အာမခံထားသော်လည်း မည်သည့်ထုတ်ကုန်နှင့် ဝန်ဆောင်မှုများကိုမဆို အသိပေးခြင်းမရှိဘဲ အချိန်မရွေး အပြောင်းအလဲပြုလုပ်ပိုင်ခွင့်ကို လက်ဝယ်ရှိပါသည်။ Intel မှ စာဖြင့် အတိအလင်း သဘောတူထားသည့်အတိုင်း ဤနေရာတွင် ဖော်ပြထားသော အချက်အလက်၊ ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုကို အသုံးပြုခြင်း သို့မဟုတ် အသုံးပြုခြင်းမှ ဖြစ်ပေါ်လာသော တာဝန် သို့မဟုတ် တာဝန်ခံမှု မရှိဟု ယူဆပါသည်။ Intel သုံးစွဲသူများသည် ထုတ်ဝေထားသော အချက်အလက်များနှင့် ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုများအတွက် အမှာစာမတင်မီ နောက်ဆုံးဗားရှင်းကို ရယူရန် အကြံပြုအပ်ပါသည်။ *အခြားအမည်များနှင့် အမှတ်တံဆိပ်များကို အခြားသူများ၏ပိုင်ဆိုင်မှုအဖြစ် တောင်းဆိုနိုင်ပါသည်။

ဒီဇိုင်းထွample Directory Structure

ပုံ 2. 50GbE ဒီဇိုင်းထွample Directory Structure

ဟာ့ဒ်ဝဲဖွဲ့စည်းပုံနှင့်စမ်းသပ်မှု files (ဟာ့ဒ်ဝဲ ဒီဇိုင်း ဥပမာample) တွင်တည်ရှိသည်။ample_dir>/hardware_test_design သရုပ်သကန် files (testbench for simulation only) တွင် တည်ရှိသည်။ample_dir>/ example_testbench.စုစည်းမှု-သီးသန့် ဒီဇိုင်းဟောင်းample တွင်တည်ရှိသည်။ample_dir>/compilation_test_design

Simulation Design Exampအစိတ်အပိုင်းများ

ပုံ 3. 50GbE သရုပ်သကန်ဒီဇိုင်း Example Block Diagram

Simulation example ဒီဇိုင်း ထိပ်တန်းအဆင့် စမ်းသပ်မှု file is basic_avl_tb_top.sv ဒါက အခြေခံပါ။ file ချက်ချင်းလုပ်ဆောင်ပြီး ATX PLL ကို ချိတ်ဆက်သည်။ ၎င်းတွင် ထုပ်ပိုး 50 ခု ပေးပို့ရန်နှင့် လက်ခံရန် လုပ်ဆောင်စရာတစ်ခု၊ send_packets_10g_avl ပါဝင်သည်။

ဇယား 1. 50GbE IP Core Testbench File ဖော်ပြချက်

File နာမည်	ဖော်ပြချက်
Testbench နှင့် Simulation Files
အခြေခံ_avl_tb_top.sv	ထိပ်တန်းအဆင့်စမ်းသပ်ခုံ file. testbench သည် DUT ကို ချက်ချင်းလက်ငင်းလုပ်ဆောင်ပြီး packet များကိုထုတ်လုပ်ရန်နှင့် လက်ခံရန်အတွက် Verilog HDL လုပ်ဆောင်ချက်များကို လုပ်ဆောင်သည်။
Testbench Scripts
run_vsim.do	testbench ကို run ရန် ModelSim script
run_vcs.sh	Testbench ကိုလည်ပတ်ရန် Synopsys VCS script
run_ncsim.sh	testbench ကို run ရန် Cadence NCSim script
run_xcelium.sh	testbench ကို run ရန် Cadence Xcelium* script

rdware Design Exampအစိတ်အပိုင်းများ

ပုံ 4. 50GbE Hardware Design Example High Level Block Diagram

50GbE ဟာ့ဒ်ဝဲ ဒီဇိုင်းဟောင်းample တွင် အောက်ပါ အစိတ်အပိုင်းများ ပါဝင်သည်။

50GbE IP core ။
IP core နှင့် packet မျိုးဆက်များ၏ ပရိုဂရမ်ရေးဆွဲခြင်းကို ညှိနှိုင်းပေးသည့် လိုင်းဂျစ်။

ကိရိယာ၏ ကူးပြောင်းစ လမ်းကြောင်းများကို မောင်းနှင်ရန် ATX PLL
IOPLL သည် 100 MHz input နာရီမှ 50 MHz နာရီကို ဟာ့ဒ်ဝဲဒီဇိုင်း ex သို့ ထုတ်လုပ်ရန်ampလဲ့

JTAG System Console နှင့် ဆက်သွယ်သော ထိန်းချုပ်ကိရိယာ။ သင်သည် System Console မှတဆင့် client logic နှင့် ဆက်သွယ်နိုင်သည်။

ဇယား 2. 50GbE IP Core ဟာ့ဒ်ဝဲဒီဇိုင်းထွample File ဖော်ပြချက်

File အမည်များ	ဖော်ပြချက်
eth_ex_50g.qpf	Quartus Prime ပရောဂျက် file
eth_ex_50g.qsf	Quartus ပရောဂျက် ဆက်တင်များ file
eth_ex_50g.sdc	Synopsys ဒီဇိုင်း ကန့်သတ်ချက်များ file. ဒါကို ကူးယူပြီး ပြင်ဆင်နိုင်ပါတယ်။ file သင်၏ကိုယ်ပိုင် 50GbE ဒီဇိုင်းအတွက်။
*ဆက်ရန်…*

50GbE အမြန်စတင်လမ်းညွှန်

File အမည်များ	ဖော်ပြချက်
eth_ex_50g.v	ထိပ်တန်းအဆင့် Verilog HDL ဒီဇိုင်းဟောင်းample file
ဘုံ/	Hardware ဒီဇိုင်း exampထောက်ခံတယ်။ files
hwtest/main.tcl	အဓိက file System Console ကိုဝင်ရောက်ရန်

ဒီဇိုင်းထွကို ထုတ်လုပ်ခြင်း။ample

ပုံ 5. လုပ်ထုံးလုပ်နည်း

ပုံ ၃ample 50GbE Parameter Editor တွင် Design Tab

ဟာ့ဒ်ဝဲဒီဇိုင်းဟောင်းကို ထုတ်လုပ်ရန် ဤအဆင့်များကို လိုက်နာပါ။ample နှင့် testbench

သင်သည် Intel Quartus® Prime Pro Edition ဆော့ဖ်ဝဲ သို့မဟုတ် Intel Quartus Prime Standard Edition ဆော့ဖ်ဝဲကို အသုံးပြုနေသလားပေါ် မူတည်၍ အောက်ပါလုပ်ဆောင်ချက်များထဲမှ တစ်ခုကို လုပ်ဆောင်ပါ- Intel Quartus Prime Pro Edition ကို နှိပ်ပါ၊ File ➤ Quartus Prime ပရောဂျက်အသစ်ကိုဖန်တီးရန် New Project Wizard သို့မဟုတ် File ➤ ရှိပြီးသား Quartus Prime ပရောဂျက်ကိုဖွင့်ရန် ပရောဂျက်ကိုဖွင့်ပါ။ wizard သည် သင့်အား စက်ပစ္စည်းတစ်ခုကို သတ်မှတ်ရန် တောင်းဆိုသည်။ Intel Quartus Prime Standard Edition ဆော့ဖ်ဝဲလ်တွင်၊ IP Catalog (Tools IP Catalog) တွင် Arria 10 ပစ်မှတ်ကိရိယာမိသားစုကို ရွေးချယ်ပါ။
IP Catalog တွင်၊ ရှာဖွေပြီး 50G Ethernet ကို ရွေးချယ်ပါ။ New IP Variation ဝင်းဒိုး ပေါ်လာသည်။

သင်၏ IP ကွဲပြားမှုအတွက် ထိပ်တန်းအမည်ကို သတ်မှတ်ပြီး OK ကိုနှိပ်ပါ။ ကန့်သတ်ချက်တည်းဖြတ်သူသည် ထိပ်တန်းအဆင့် .qsys ( Intel Quartus Prime Standard Edition တွင်) သို့မဟုတ် .ip ( Intel Quartus Prime Pro Edition တွင် ) ပေါင်းထည့်သည် ။ file လက်ရှိ ပရောဂျက်သို့ အလိုအလျောက်။ အကယ်၍ သင်သည် .qsys သို့မဟုတ် .ip ကို ကိုယ်တိုင်ထည့်ရန် သတိပေးခံရလျှင် file ပရောဂျက်သို့၊ Project ➤ Add/Remove ကိုနှိပ်ပါ။ Files ကိုထည့်ရန် Project တွင် file.
Intel Quartus Prime Standard Edition ဆော့ဖ်ဝဲလ်တွင်၊ သင်သည် စက်ပစ္စည်းအကွက်တွင် သီးခြား Arria 10 စက်ပစ္စည်းကို ရွေးချယ်ရမည် သို့မဟုတ် Quartus Prime ဆော့ဖ်ဝဲက အဆိုပြုထားသည့် မူရင်းစက်ပစ္စည်းကို ထားရှိရပါမည်။
မှတ်ချက် - Hardware ဒီဇိုင်း example သည် ရွေးချယ်မှုကို ပစ်မှတ်ဘုတ်ပေါ်တွင် ကိရိယာဖြင့် ရေးထားသည်။ သင်သည် ဒီဇိုင်းဟောင်း၏မီနူးမှ ပစ်မှတ်ဘုတ်အား သတ်မှတ်ပေးသည်။ampex တွင် ရွေးချယ်စရာများample Design tab (အဆင့် 8)။

OK ကိုနှိပ်ပါ။ ကန့်သတ်ချက်တည်းဖြတ်မှုပေါ်လာသည်။
IP တက်ဘ်တွင်၊ သင်၏ IP core ကွဲလွဲမှုအတွက် ဘောင်များကို သတ်မှတ်ပါ။

အထွက၊ample Design tab၊ Ex အတွက်ample ဒီဇိုင်း Files၊ testbench ကိုထုတ်လုပ်ရန် Simulation option ကိုရွေးချယ်ပြီး hardware design ex ကိုထုတ်လုပ်ရန် Synthesis option ကိုရွေးချယ်ပါ။ampလဲ့ Verilog HDL သာဖြစ်သည်။ files ကိုထုတ်ပေးသည်။
မှတ်ချက် - လုပ်ဆောင်နိုင်သော VHDL IP core ကို မရရှိနိုင်ပါ။ သင်၏ IP core ဒီဇိုင်း ex အတွက် Verilog HDL ကိုသာ သတ်မှတ်ပါ။ampလဲ့
Hardware Board အတွက် Arria 10 GX Transceiver Signal Integrity Development Kit ကို ရွေးပါ။
မှတ်ချက် - ဤဟာ့ဒ်ဝဲဟောင်းကို အသုံးပြုရန် သင့်လျော်သော ပလပ်ဖောင်းအကြောင်း အချက်အလက်အတွက် သင်၏ Intel FPGA ကိုယ်စားလှယ်ထံ ဆက်သွယ်ပါ။ampလဲ့

Generate Ex ကိုနှိပ်ပါ။ample Design ကိုနှိပ်လိုက်ပါ။ အထွကို ရွေးပါ။ample Design Directory window ပေါ်လာသည်။
ဒီဇိုင်းကို ပြင်ချင်ရင် exampပြထားသော ပုံသေများမှ le လမ်းညွှန်လမ်းကြောင်း သို့မဟုတ် အမည် (alt_e50_0_example_design) ၊ လမ်းကြောင်းအသစ်ကိုရှာဖွေပြီး ဒီဇိုင်းအသစ် ex ကိုရိုက်ထည့်ပါ။ample လမ်းညွှန်အမည် (ample_dir>)။
OK ကိုနှိပ်ပါ။
KDB အဖြေကို ကိုးကားပါ PLL cascading သို့မဟုတ် Arria 10 PLL ရည်ညွှန်းနာရီအတွက် သီးသန့်မဟုတ်သော နာရီလမ်းကြောင်း တုန်လှုပ်ခြင်းအတွက် ကျွန်ုပ် မည်သို့ လျော်ကြေးပေးရမည်နည်း။ ဖြေရှင်းနည်းတစ်ခုအတွက် သင်သည် .sdc ရှိ hardware_test_design directory တွင် လျှောက်ထားသင့်သည်။ file.

မှတ်ချက် - 50GbE IP core ရှိ RX လမ်းကြောင်းတွင် Cascaded PLLs ပါဝင်သောကြောင့် ဤ KDB အဖြေကို သင်တိုင်ပင်ရပါမည်။ ထို့ကြောင့်၊ IP core နာရီများသည် Arria 10 စက်များတွင် ထပ်လောင်းတုန်လှုပ်ခြင်းကို ကြုံတွေ့ရနိုင်သည်။ ဤ KDB ဖြေဆိုချက်သည် ဖြေရှင်းရန် လိုအပ်သည့် ဆော့ဖ်ဝဲလ်ထုတ်ဝေမှုများကို ရှင်းလင်းစေသည်။

ဆက်စပ်အချက်အလက်
KDB အဖြေ- Arria 10 PLL ရည်ညွှန်းနာရီအတွက် PLL cascading သို့မဟုတ် သီးခြားမဟုတ်သော နာရီလမ်းကြောင်း တုန်လှုပ်ခြင်းအတွက် ငါမည်ကဲ့သို့ လျော်ကြေးပေးရမည်နည်း။

50GbE ဒီဇိုင်း Ex ကို တုပခြင်း။ample Testbench

ပုံ 7. လုပ်ထုံးလုပ်နည်း

စမ်းသပ်ခုံတန်းလျားကို အတုယူရန် ဤအဆင့်များကို လိုက်နာပါ။

testbench simulation directory သို့ပြောင်းပါ။ample_dir>/ example_testbench
သင်နှစ်သက်ရာ ပံ့ပိုးပေးထားသော Simulator အတွက် သရုပ်ပြခြင်း script ကိုဖွင့်ပါ။ ဇာတ်ညွှန်းသည် ပေါင်းစပ်ပြီး စမ်းသပ်ခုံတန်းကို စီစစ်စက်တွင် လုပ်ဆောင်သည်။ “Testbench ကို အတုယူရန် အဆင့်များ” ဇယားကို ကိုးကားပါ။
ရလဒ်များကိုခွဲခြမ်းစိတ်ဖြာပါ။ အောင်မြင်သော testbench သည် အထုပ်ဆယ်ထုပ်ပို့သည်၊ ဆယ်ထုပ်လက်ခံသည်၊ “Testbench ပြီးပါပြီ” ကိုပြသည်။

ဇယား 3. Testbench ကို တုပရန် အဆင့်များ

Simulator	ညွှန်ကြားချက်များ
ModelSim	command line တွင် vsim -do run_vsim.do ဟု ရိုက်ထည့်ပါ။ ModelSim GUI ကို မထည့်ဘဲ အတုယူလိုပါက vsim -c -do run_vsim.do ဟု ရိုက်ထည့်ပါ။ မှတ်ချက် - ModelSim* – Intel FPGA Edition simulator သည် ဤ IP core ကို အတုယူရန် စွမ်းရည်မရှိပါ။ ModelSim SE ကဲ့သို့ ပံ့ပိုးပေးထားသော အခြား ModelSim simulator ကို အသုံးပြုရပါမည်။
NCSim	command line တွင် sh run_ncsim.sh ဟု ရိုက်ထည့်ပါ။
VCS	command line တွင် sh run_vcs.sh ဟု ရိုက်ထည့်ပါ။
Xcelium	command line တွင် sh run_xcelium.sh ဟု ရိုက်ထည့်ပါ။

အောင်မြင်သော စမ်းသပ်လည်ပတ်မှုတွင် အောက်ပါအပြုအမူကို အတည်ပြုသည့် ရလဒ်ကို ပြသသည်။

RX နာရီကို ပြေပြေလည်လည်စောင့်နေသည်။
ပုံနှိပ်ခြင်း PHY အခြေအနေ
10ထုပ် ပို့ပေးပါတယ်။
10ထုပ်လက်ခံနေပါပြီ။

“Testbench ပြီးပါပြီ” ကိုပြသနေသည်။

အောက်ပါ sample output သည် အောင်မြင်သော simulation စမ်းသပ်မှုကို သရုပ်ဖော်သည်။

#Ref clock ကို 625 MHz ဖြင့်လည်ပတ်ထားသောကြောင့် နံပါတ်များအားလုံးကို နာရီကာလအားလုံးအတွက်အသုံးပြုနိုင်ပါသည်။

#နာရီကြိမ်နှုန်းများကို အမှန်တကယ်ရရှိရန် 33/32 ဖြင့် အစီရင်ခံထားသောကြိမ်နှုန်းများကို မြှောက်ပါ။
#RX ချိန်ညှိမှုကို စောင့်နေသည်။
#RX deskew သော့ခတ်ထားသည်။

#RX လမ်းကြော ချိန်ညှိမှုကို လော့ခ်ချထားသည်။
#TX ကိုဖွင့်ထားသည်။
#** အထုပ် 1 ပို့နေသည်...

#** အထုပ် 2 ပို့နေသည်...
#** အထုပ် 3 ပို့နေသည်...
#** အထုပ် 4 ပို့နေသည်...

#** အထုပ် 5 ပို့နေသည်...
#** အထုပ် 6 ပို့နေသည်...
#** အထုပ် 7 ပို့နေသည်...

#** လက်ခံရရှိထားသော အထုပ် 1...
#** အထုပ် 8 ပို့နေသည်...
#** လက်ခံရရှိထားသော အထုပ် 2...

#** အထုပ် 9 ပို့နေသည်...
#** လက်ခံရရှိထားသော အထုပ် 3...
#** အထုပ် 10 ပို့နေသည်...

#** လက်ခံရရှိထားသော အထုပ် 4...
#** လက်ခံရရှိထားသော အထုပ် 5...
#** လက်ခံရရှိထားသော အထုပ် 6...

#** လက်ခံရရှိထားသော အထုပ် 7...
#** လက်ခံရရှိထားသော အထုပ် 8...
#** လက်ခံရရှိထားသော အထုပ် 9...

#** လက်ခံရရှိထားသော အထုပ် 10...
#**
#** Testbench ပြီးပါပြီ။

#**
#*********************************************

ဒီဇိုင်း Ex ကို စုစည်းခြင်းနှင့် ပြင်ဆင်ခြင်းampHardware မှာ ပါပါတယ်။

ဟာ့ဒ်ဝဲ ဒီဇိုင်းကို စုစည်းရန်ampသင်၏ Arria 10 GT စက်ပစ္စည်းပေါ်တွင် ၎င်းကို configure လုပ်ပါ၊ ဤအဆင့်များကို လိုက်နာပါ။

ဟာ့ဒ်ဝဲ ဒီဇိုင်းကို သေချာပါစေ။ampမျိုးဆက်ပြီးပါပြီ။
Intel Quartus Prime ဆော့ဖ်ဝဲတွင်၊ Intel Quartus Prime ပရောဂျက်ကိုဖွင့်ပါ။ample_dir>/hardware_test_design/eth_ex_50g.qpf။

မရေးမီ၊ KDB Answer မှ ဖြေရှင်းနည်းကို သင်အကောင်အထည်ဖော်ပြီးဖြစ်ကြောင်း သေချာအောင် PLL cascading သို့မဟုတ် Arria 10 PLL ရည်ညွှန်းနာရီအတွက် PLL cascading သို့မဟုတ် သီးခြားမဟုတ်သော နာရီလမ်းကြောင်းအတွက် ကျွန်ုပ်မည်ကဲ့သို့ လျော်ကြေးပေးရမည်နည်း။ သင့်ဆော့ဖ်ဝဲထုတ်ဝေမှုအတွက် သက်ဆိုင်ပါက
Processing menu တွင် Start Compilation ကိုနှိပ်ပါ။
သင် SRAM အရာဝတ္ထုတစ်ခုဖန်တီးပြီးနောက် file .sof၊ ဟာ့ဒ်ဝဲဒီဇိုင်းဟောင်းကို ပရိုဂရမ်လုပ်ရန် ဤအဆင့်များကို လိုက်နာပါ။ampArria 10 စက်တွင် le-

Tools မီနူးတွင် Programmer ကိုနှိပ်ပါ။
Programmer တွင် Hardware Setup ကိုနှိပ်ပါ။
ပရိုဂရမ်းမင်းကိရိယာကို ရွေးပါ။

သင်၏ Intel Quartus Prime စက်ရှင်သို့ 10G retimer ဖြင့် Arria 25 GT ဘုတ်ကို ရွေးချယ်ပြီး ထည့်ပါ။
မုဒ်ကို J သို့ သတ်မှတ်ထားကြောင်း သေချာပါစေ။TAG.
Arria 10 စက်ပစ္စည်းကို ရွေးပြီး Add Device ကိုနှိပ်ပါ။ ပရိုဂရမ်မာသည် သင့်ဘုတ်ပေါ်ရှိ စက်ပစ္စည်းများကြားရှိ ချိတ်ဆက်မှုများကို ပိတ်ဆို့သည့်ပုံစံကို ပြသသည်။

သင်၏ .sof နှင့် အတန်းထဲတွင် .sof အတွက် အကွက်ကို အမှန်ခြစ်ပါ။
Program/Configure ကော်လံရှိ အကွက်ကို အမှန်ခြစ်ပါ။
Start ကိုနှိပ်ပါ။

မှတ်ချက် - ဒီဒီဇိုင်း exampLe သည် Arria 10 GT စက်ပစ္စည်းကို ပစ်မှတ်ထားသည်။ ဤဟာ့ဒ်ဝဲဟောင်းကို အသုံးပြုရန် သင့်လျော်သော ပလပ်ဖောင်းအကြောင်း မေးမြန်းရန် သင်၏ Intel FPGA ကိုယ်စားလှယ်ထံ ဆက်သွယ်ပါ။ample

ဆက်စပ်အချက်အလက်

KDB အဖြေ- Arria 10 PLL ရည်ညွှန်းနာရီအတွက် PLL cascading သို့မဟုတ် သီးသန့်မဟုတ်သော နာရီလမ်းကြောင်း တုန်လှုပ်ခြင်းအတွက် ငါမည်ကဲ့သို့ လျော်ကြေးပေးရမည်နည်း။

Hierarchical နှင့် Team-Based Design အတွက် တိုးမြင့်စုစည်းမှု
Intel FPGA စက်များကို ပရိုဂရမ်ရေးဆွဲခြင်း။

50GbE ဟာ့ဒ်ဝဲ ဒီဇိုင်း Ex ကို စမ်းသပ်ခြင်းample

သင် 50GbE IP core ဒီဇိုင်းကို စုစည်းပြီးနောက်ample နှင့် သင်၏ Arria 10 GT စက်ပစ္စည်းတွင် ၎င်းကို configure လုပ်ပါ၊ သင်သည် IP core နှင့် ၎င်း၏မြှုပ်သွင်းထားသော Native PHY IP core မှတ်ပုံတင်မှုများကို အစီအစဉ်ဆွဲရန် System Console ကို အသုံးပြုနိုင်ပါသည်။ System Console ကိုဖွင့်ရန်နှင့် ဟာ့ဒ်ဝဲဒီဇိုင်းဟောင်းကို စမ်းသပ်ရန်ample၊ ဤအဆင့်များကို လိုက်နာပါ-

ဟာ့ဒ်ဝဲလ် ဒီဇိုင်းဟောင်းကို ကြည့်ပြီးမှ၊ample ကို Intel Quartus Prime ဆော့ဖ်ဝဲလ်တွင်၊ ကိရိယာများမီနူးရှိ Arria 10 စက်တွင် ပြင်ဆင်သတ်မှတ်ထားပြီး၊ System Debugging Tools ➤ System Console ကိုနှိပ်ပါ။
Tcl Console အကန့်တွင်၊ directory ကိုပြောင်းရန် cd hwtest ဟုရိုက်ပါ။ample_dir>/hardware_test_design/hwtest။

J နှင့်ချိတ်ဆက်မှုကိုဖွင့်ရန် source main.tcl ကိုရိုက်ထည့်ပါ။TAG သခင်။

အောက်ပါ ဒီဇိုင်း ex ဖြင့် IP core ကို ပရိုဂရမ်လုပ်နိုင်ပါသည်။ample အမိန့်များ

chkphy_status- နာရီကြိမ်နှုန်းများနှင့် PHY လော့ခ်ချမှုအခြေအနေကို ပြသသည်။

start_pkt_gen- ပက်ကတ်မီးစက်ကို စတင်သည်။
stop_pkt_gen- ပက်ကတ်မီးစက်ကို ရပ်သည်။
loop_on- အတွင်းပိုင်း အမှတ်စဉ် လှည့်ပတ်မှုကို ဖွင့်ပေးသည်။

loop_off- အတွင်းအမှတ်စဉ် လှည့်ပတ်မှုကို ပိတ်သည်။
reg_read : IP core မှတ်ပုံတင်တန်ဖိုးကို ပြန်ပေးသည်။ .
reg_write လုပ်ပါ။ : ရေးတယ်။ လိပ်စာတွင် IP core မှတ်ပုံတင်ရန် .

ဆက်စပ်အချက်အလက်

50GbE ဒီဇိုင်းထွample စာမျက်နှာ 13 တွင် မှတ်ပုံတင်ခြင်း ဟာ့ဒ်ဝဲဒီဇိုင်းအတွက် မြေပုံကို မှတ်ပုံတင်ပါ။ampလဲ့
System Console ဖြင့် ပိုင်းခြားစိတ်ဖြာခြင်းနှင့် အမှားရှာခြင်း ဒီဇိုင်းများ

ဒီဇိုင်းထွample ဖော်ပြချက်

ဒီဇိုင်းဟောင်းample သည် IEEE 50ba စံ CAUI-802.3 သတ်မှတ်ချက်နှင့်အညီ transceiver interface ဖြင့် 4GbE core ၏လုပ်ဆောင်ချက်များကို သရုပ်ပြသည်။ Ex မှ ဒီဇိုင်းကို သင်ဖန်တီးနိုင်သည်။ample 50GbE ကန့်သတ်ချက်တည်းဖြတ်သူရှိ ဒီဇိုင်းတက်ဘ်။ ဒီဇိုင်းထုတ်ဖို့ exampထို့ကြောင့်၊ သင်၏အဆုံးထုတ်ကုန်တွင်ထုတ်လုပ်ရန်ရည်ရွယ်ထားသော IP core ကွဲလွဲချက်အတွက် ပါရာမီတာတန်ဖိုးများကို ဦးစွာသတ်မှတ်ရပါမည်။ ဒီဇိုင်း ex ကိုထုတ်လုပ်ခြင်း။ample သည် IP core ၏မိတ္တူကိုဖန်တီးသည်။ testbench နှင့် hardware ဒီဇိုင်း exampဒီမူကွဲကို DUT အဖြစ်သုံးပါတယ်။ DUT အတွက် ပါရာမီတာတန်ဖိုးများကို သင့်အဆုံးထုတ်ကုန်ရှိ ပါရာမီတာတန်ဖိုးများနှင့် ကိုက်ညီစေရန် သင်မသတ်မှတ်ပါက၊ ဒီဇိုင်းဟောင်း၊ampသင်ထုတ်လုပ်လိုက်တဲ့ IP core ကွဲလွဲမှုကို သင်ရည်ရွယ်ထားတာမဟုတ်ပါဘူး။

မှတ်ချက် - testbench သည် IP core ၏အခြေခံစမ်းသပ်မှုကိုသရုပ်ပြသည်။ ၎င်းသည် အပြည့်အဝ အတည်ပြုခြင်းပတ်ဝန်းကျင်အတွက် အစားထိုးရန် ရည်ရွယ်ခြင်းမဟုတ်ပါ။ Simulation နှင့် hardware တွင် သင့်ကိုယ်ပိုင် 50GbE ဒီဇိုင်းကို ပိုမိုကျယ်ပြန့်စွာ စစ်ဆေးအတည်ပြုရပါမည်။

ဆက်စပ်အချက်အလက်
Intel Arria® 10 50Gbps Ethernet IP Core အသုံးပြုသူ လမ်းညွှန်

ဒီဇိုင်းထွample Behavior
testbench သည် IP core မှတဆင့် traffic ကိုပို့ပြီး transmit side ကိုလေ့ကျင့်ပြီး IP core ၏လက်ခံဘက်ခြမ်းကိုပို့သည်။ hardware design ထဲမှာ exampထို့ကြောင့်၊ သင်သည် အတွင်းပိုင်းအမှတ်စဉ်လှည့်ပတ်မုဒ်တွင် IP core ကို ပရိုဂရမ်ပြုလုပ်နိုင်ပြီး လက်ခံဘက်ခြမ်းမှတဆင့် ပြန်လှည့်သည့် transmit side တွင် traffic ကိုထုတ်ပေးနိုင်သည်။

ဒီဇိုင်းထွample Interface အချက်ပြမှုများ
50GbE testbench သည် ကိုယ်တိုင်ပါ၀င်ပြီး မည်သည့် input အချက်ပြမှုများကို မောင်းနှင်ရန် မလိုအပ်ပါ။

Table 4. 50GbE Hardware Design Example Interface အချက်ပြမှုများ

အချက်ပြ	ဦးတည်ချက်	မှတ်ချက်များ
clk50	ထည့်သွင်းခြင်း။	50 MHz ဖြင့် မောင်းနှင်ပါ။ ရည်ရွယ်ချက်မှာ ဘုတ်ပေါ်ရှိ 50 Mhz oscillator မှ ၎င်းကို မောင်းနှင်ရန်ဖြစ်သည်။
clk_ref	ထည့်သွင်းခြင်း။	644.53125 MHz တွင် မောင်းနှင်ပါ။
cpu_resetn	ထည့်သွင်းခြင်း။	IP core ကို ပြန်လည်သတ်မှတ်သည်။ လှုပ်လှုပ်ရှားရှား နည်းပါးသည်။ Global hard reset csr_reset_n ကို IP core သို့ မောင်းနှင်သည်။
*ဆက်ရန်…*

အချက်ပြ	ဦးတည်ချက်	မှတ်ချက်များ
tx_serial[1:0]	အထွက်	Transceiver PHY အထွက်အမှတ်စဉ်ဒေတာ။
rx_serial[1:0]	ထည့်သွင်းခြင်း။	Transceiver PHY ထည့်သွင်းမှု အမှတ်စဉ်ဒေတာ။
user_led[7:0]	အထွက်	အဆင့်အတန်းအချက်ပြမှုများ။ Hardware ဒီဇိုင်း example သည် ပစ်မှတ်ဘုတ်ပေါ်တွင် LED များကိုမောင်းနှင်ရန် ဤဘစ်များကိုချိတ်ဆက်သည်။ တစ်ဦးချင်းဘစ်များသည် အောက်ပါအချက်ပြတန်ဖိုးများနှင့် နာရီအပြုအမူများကို ထင်ဟပ်သည်- • [0]- IP core သို့ ပင်မအချက်ပြမှုကို ပြန်လည်သတ်မှတ်သည်။ • [1]- clk_ref ၏ ပိုင်းခြားထားသော ဗားရှင်း • [2]- clk50 ကို ပိုင်းခြားထားသော ဗားရှင်း • [3]- 100 MHz အခြေအနေနာရီ၏ ဗားရှင်းကို ပိုင်းခြားထားသည်။ • [4]: tx_lanes_stable • [5]- rx_block_lock • [6]: rx_am_lock • [7]- rx_pcs_ready

ဆက်စပ်အချက်အလက်
အင်တာဖေ့စ်များနှင့် အချက်ပြဖော်ပြချက်များသည် 50GbE IP core အချက်ပြမှုများနှင့် ၎င်းတို့ပိုင်ဆိုင်သည့် အင်တာဖေ့စ်များ၏ အသေးစိတ်ဖော်ပြချက်များကို ပေးပါသည်။

50GbE ဒီဇိုင်းထွample မှတ်ပုံတင်များ

Table 5. 50GbE Hardware Design Example မြေပုံကို မှတ်ပုံတင်ပါ။
ဟာ့ဒ်ဝဲဒီဇိုင်းဟောင်းအတွက် ပုံဖော်ထားသော မှတ်ဉာဏ်အပိုင်းအခြားများကို စာရင်းပြုစုပါ။ampလဲ့ သင်သည် စနစ်ကွန်ဆိုးလ်ရှိ reg_read နှင့် reg_write လုပ်ဆောင်ချက်များဖြင့် ဤစာရင်းသွင်းမှုများကို သင်ဝင်ရောက်နိုင်သည်။

Word Offset	အမျိုးအစားစာရင်းသွင်းပါ။
0x300–0x5FF	50GbE IP core မှတ်ပုံတင်ခြင်း။
0x4000–0x4C00	Arria 10 ၏ ပြောင်းလဲနေသော ပြန်လည်ဖွဲ့စည်းမှု မှတ်ပုံတင်မှုများ။ မှတ်ပုံတင်ခြင်း အခြေခံလိပ်စာသည် Lane 0 အတွက် 4000x0 ဖြစ်ပြီး Lane 0 အတွက် 4400x1 ဖြစ်သည်။

ဆက်စပ်အချက်အလက်

50GbE ဟာ့ဒ်ဝဲ ဒီဇိုင်း Ex ကို စမ်းသပ်ခြင်းampစာမျက်နှာ 11 တွင် IP core နှင့် Native PHY မှတ်ပုံတင်မှုများကို ဝင်ရောက်ကြည့်ရှုရန် System Console မှ ညွှန်ကြားချက်များ။
50GbE ထိန်းချုပ်မှုနှင့် အဆင့်အတန်း မှတ်ပုံတင်ခြင်း ဖော်ပြချက်များသည် 50GbE IP core မှတ်ပုံတင်မှုများကို ဖော်ပြသည်။

စာရွက်စာတမ်း ပြန်လည်ပြင်ဆင်မှုမှတ်တမ်း

ဇယား 6. 50G Ethernet ဒီဇိုင်း Example အသုံးပြုသူလမ်းညွှန် တည်းဖြတ်မှုမှတ်တမ်း

ရက်စွဲ	လွှတ်ပေးပါ။	အပြောင်းအလဲများ
2019.04.03	17.0	Xcelium simulations ကို run ရန် command ကိုထည့်ခဲ့သည်။
2017.11.08	17.0	IP core တွင် ATX PLLs များထည့်သွင်းထားသောကြောင့် Intel Arria® 10 စက်ပစ္စည်းများတွင် တုန်လှုပ်ခြင်းအတွက် ဖြစ်နိုင်ချေရှိသော ဖြေရှင်းနည်းကို ပံ့ပိုးပေးသည့် KDB Answer သို့ လင့်ခ်ကို ပေါင်းထည့်ထားသည်။ ကိုးကားပါ။ ဒီဇိုင်းထွကို ထုတ်လုပ်ခြင်း။ample စာမျက်နှာ 7 နှင့် ပြုစုခြင်းနှင့် Design Ex ကို configure လုပ်ခြင်း။ampHardware မှာ ပါပါတယ်။ စာမျက်နှာ 10 တွင် ဒီဒီဇိုင်း example အသုံးပြုသူလမ်းညွှန်ကို ထင်ဟပ်စေရန် မွမ်းမံမထားပါ။ မှတ်ချက် - Intel Quartus Prime တွင် ဒီဇိုင်းမျိုးဆက်တွင် အနည်းငယ်ပြောင်းလဲမှုများသည် Intel Quartus Prime ဆော့ဖ်ဝဲလ်ထုတ်ဝေမှုထက် နောက်ကျသည်။ v17.0။
2017.05.08	17.0	ကနဦး လူသိရှင်ကြား ထုတ်ပြန်ခြင်း။

စာရွက်စာတမ်းများ / အရင်းအမြစ်များ

intel 50G Ethernet Design Example [pdf] အသုံးပြုသူလမ်းညွှန်
50G Ethernet ဒီဇိုင်း Example၊ 50G၊ Ethernet Design Example၊ ဒီဇိုင်းထွample

ကိုးကား

အသုံးပြုသူလက်စွဲ

intel 50G Ethernet Design Example

50GbE အမြန်စတင်လမ်းညွှန်

ဒီဇိုင်းထွample Directory Structure

Simulation Design Exampအစိတ်အပိုင်းများ

ဒီဇိုင်းထွကို ထုတ်လုပ်ခြင်း။ample

50GbE ဒီဇိုင်း Ex ကို တုပခြင်း။ample Testbench

ဒီဇိုင်းထွample ဖော်ပြချက်

50GbE ဒီဇိုင်းထွample မှတ်ပုံတင်များ

စာရွက်စာတမ်းများ / အရင်းအမြစ်များ

ကိုးကား

ဆက်စပ်ပို့စ်များ

မှတ်ချက်တစ်ခုချန်ထားပါ။

ပြန်ကြားချက်ကို ပယ်ဖျက်ပါ။