intel 50G Ethernet Design Halample
50GbE Mabilis na Gabay sa Pagsisimula
Ang 50GbE IP core ay nagbibigay ng simulation testbench at isang hardware design example na sumusuporta sa compilation at hardware testing. Kapag nabuo mo ang disenyo halampAt, ang parameter editor ay awtomatikong lumilikha ng files kinakailangan upang gayahin, i-compile, at subukan ang disenyo sa hardware. Maaari mong i-download ang pinagsama-samang disenyo ng hardware sa isang Arria 10 GT device.
Tandaan: Itong design exampTina-target niya ang Arria 10 GT device at nangangailangan ng 25G retimer. Mangyaring makipag-ugnayan sa iyong kinatawan ng Intel FPGA upang magtanong tungkol sa isang platform na angkop para patakbuhin ang hardware ex na itoample. Sa ilang mga kaso, maaaring magkaroon ng pautang ng naaangkop na hardware. Bilang karagdagan, nagbibigay ang Intel ng compilation-only exampAng proyekto na magagamit mo upang mabilis na matantya ang lugar at timing ng IP core.
Larawan 1. Disenyo Halample Paggamit
Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiyahan ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago mag-order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.
Disenyo Halample Istruktura ng Direktoryo
Larawan 2. Disenyo ng 50GbE Halample Istruktura ng Direktoryo
Ang pagsasaayos at pagsubok ng hardware files (ang disenyo ng hardware halample) ay matatagpuan saample_dir>/hardware_test_design. Ang simulation files (testbench para sa simulation lamang) ay matatagpuan saample_dir>/ example_testbench.Ang compilation-only na disenyo halample ay matatagpuan saample_dir>/compilation_test_design.
Disenyo ng Simulation Halample Mga Bahagi
Larawan 3. 50GbE Simulation Design Halampang Block Diagram
Ang simulation exampPagsubok sa pinakamataas na antas ng disenyo file ay basic_avl_tb_top.sv Ito file nagpapasimula at nag-uugnay sa isang ATX PLL. May kasama itong gawain, send_packets_50g_avl, upang magpadala at tumanggap ng 10 packet.
Talahanayan 1. 50GbE IP Core Testbench File Mga paglalarawan
| File Pangalan | Paglalarawan |
| Testbench at Simulation Files | |
| basic_avl_tb_top.sv | Nangungunang antas ng testbench file. Ginagawa ng testbench ang DUT at nagpapatakbo ng mga gawain ng Verilog HDL upang bumuo at tumanggap ng mga packet. |
| Mga Testbench Script | |
| run_vsim.do | Ang script ng ModelSim upang patakbuhin ang testbench. |
| run_vcs.sh | Ang script ng Synopsys VCS upang patakbuhin ang testbench. |
| run_ncsim.sh | Ang script ng Cadence NCSim upang patakbuhin ang testbench. |
| run_xcelium.sh | Ang script ng Cadence Xcelium* upang patakbuhin ang testbench. |
Disenyo ng rdware Halample Mga Bahagi
Larawan 4. 50GbE Hardware Design Halampang High Level Block Diagram
Ang 50GbE na disenyo ng hardware halampKasama sa le ang mga sumusunod na sangkap
- 50GbE IP core.
- Logic ng kliyente na nag-coordinate sa programming ng IP core at packet generation.
- ATX PLL upang himukin ang mga channel ng transceiver ng device.
- IOPLL para bumuo ng 100 MHz clock mula sa 50 MHz input clock hanggang sa hardware design example.
- JTAG controller na nakikipag-ugnayan sa System Console. Nakikipag-ugnayan ka sa lohika ng kliyente sa pamamagitan ng System Console.
Talahanayan 2. 50GbE IP Core Hardware Design Halample File Mga paglalarawan
| File Mga pangalan | Paglalarawan |
| eth_ex_50g.qpf | Proyekto ng Quartus Prime file |
| eth_ex_50g.qsf | Mga setting ng proyekto ng Quartus file |
| eth_ex_50g.sdc | Mga Limitasyon sa Disenyo ng Synopsys file. Maaari mong kopyahin at baguhin ito file para sa sarili mong 50GbE na disenyo. |
| nagpatuloy... | |
50GbE Mabilis na Gabay sa Pagsisimula
| File Mga pangalan | Paglalarawan |
| eth_ex_50g.v | Nangungunang antas ng disenyo ng Verilog HDL halample file |
| karaniwan/ | Disenyo ng hardware halampang suporta files |
| hwtest/main.tcl | Pangunahing file para sa pag-access sa System Console |
Pagbuo ng Disenyo Halample
Larawan 5. Pamamaraan
Larawan 6. Halample Design Tab sa 50GbE Parameter Editor
Sundin ang mga hakbang na ito upang bumuo ng disenyo ng hardware halample at testbench
- Depende sa kung gumagamit ka ng software ng Intel Quartus® Prime Pro Edition o ang software ng Intel Quartus Prime Standard Edition, gawin ang isa sa mga sumusunod na aksyon: Sa Intel Quartus Prime Pro Edition, i-click File ➤ Bagong Project Wizard para gumawa ng bagong proyekto ng Quartus Prime, o File ➤ Buksan ang Proyekto upang buksan ang isang kasalukuyang proyekto ng Quartus Prime. Ipo-prompt ka ng wizard na tumukoy ng device. Sa software ng Intel Quartus Prime Standard Edition, sa IP Catalog (Tools IP Catalog), piliin ang Arria 10 target na pamilya ng device.
- Sa IP Catalog, hanapin at piliin ang 50G Ethernet. Lumilitaw ang window ng Bagong Variation ng IP.
- Tumukoy ng pangalan sa pinakamataas na antas para sa iyong variation ng IP at i-click ang OK. Idinaragdag ng editor ng parameter ang pinakamataas na antas na .qsys (sa Intel Quartus Prime Standard Edition) o .ip (sa Intel Quartus Prime Pro Edition) file sa kasalukuyang proyekto awtomatikong. Kung sinenyasan kang manu-manong idagdag ang .qsys o .ip file sa proyekto, i-click ang Project ➤ Add/Remove Files sa Project upang idagdag ang file.
- Sa software ng Intel Quartus Prime Standard Edition, dapat kang pumili ng partikular na Arria 10 device sa Device field, o panatilihin ang default na device na iminungkahi ng Quartus Prime software.
Tandaan: Ang disenyo ng hardware halampIno-overwrite ni le ang pagpili gamit ang device sa target na board. Tinukoy mo ang target na board mula sa menu ng disenyo halample mga pagpipilian sa Halamptab na Disenyo (Hakbang 8). - I-click ang OK. Lumilitaw ang editor ng parameter.
- Sa tab na IP, tukuyin ang mga parameter para sa iyong IP core variation.
- Sa Example Design tab, para sa Halample Disenyo Files, piliin ang opsyong Simulation para buuin ang testbench, at piliin ang opsyong Synthesis para buuin ang disenyo ng hardware halample. Tanging ang Verilog HDL files ay nabuo.
Tandaan: Ang isang functional na VHDL IP core ay hindi magagamit. Tukuyin lamang ang Verilog HDL, para sa iyong IP core na disenyo halample. - Para sa Hardware Board piliin ang Arria 10 GX Transceiver Signal Integrity Development Kit.
Tandaan: Makipag-ugnayan sa iyong kinatawan ng Intel FPGA para sa impormasyon tungkol sa isang platform na angkop para patakbuhin ang hardware na ito example. - I-click ang Bumuo ng Halampang pindutan ng Disenyo. Ang Piliin HalampLumilitaw ang window ng Direktoryo ng Disenyo.
- Kung gusto mong baguhin ang disenyo halample path ng direktoryo o pangalan mula sa mga default na ipinapakita (alt_e50_0_example_design), mag-browse sa bagong landas at i-type ang bagong disenyo halampang pangalan ng direktoryo (ample_dir>).
- I-click ang OK.
- Sumangguni sa KDB Answer Paano ko babayaran ang jitter ng PLL cascading o non-dedicated clock path para sa Arria 10 PLL reference clock? para sa isang solusyon na dapat mong ilapat sa direktoryo ng hardware_test_design sa .sdc file.
Tandaan: Dapat mong konsultahin ang KDB Answer na ito dahil ang RX path sa 50GbE IP core ay may kasamang mga cascaded PLL. Samakatuwid, ang IP core clock ay maaaring makaranas ng karagdagang jitter sa Arria 10 device. Nililinaw ng KDB Answer na ito ang mga release ng software kung saan kinakailangan ang workaround.
Kaugnay na Impormasyon
KDB Sagot: Paano ko babayaran ang jitter ng PLL cascading o non-dedicated clock path para sa Arria 10 PLL reference clock?
Ginagaya ang 50GbE Design Halampang Testbench
Larawan 7. Pamamaraan
Sundin ang mga hakbang na ito upang gayahin ang testbench
- Baguhin sa direktoryo ng simulation ng testbenchample_dir>/ example_testbench.
- Patakbuhin ang simulation script para sa sinusuportahang simulator na gusto mo. Kino-compile at pinapatakbo ng script ang testbench sa simulator. Sumangguni sa talahanayan na "Mga Hakbang upang Gayahin ang Testbench".
- Pag-aralan ang mga resulta. Ang matagumpay na testbench ay nagpapadala ng sampung packet, tumatanggap ng sampung packet, at ipinapakita ang "Testbench complete."
Talahanayan 3. Mga Hakbang para Gayahin ang Testbench
| Simulator | Mga tagubilin |
| ModelSim | Sa command line, i-type ang vsim -do run_vsim.do
Kung mas gusto mong gayahin nang hindi inilalabas ang ModelSim GUI, i-type ang vsim -c -do run_vsim.do Tandaan: Ang ModelSim* – Intel FPGA Edition simulator ay walang kapasidad na gayahin ang IP core na ito. Dapat kang gumamit ng isa pang suportadong ModelSim simulator gaya ng ModelSim SE. |
| NCSim | Sa command line, i-type ang sh run_ncsim.sh |
| VCS | Sa command line, i-type ang sh run_vcs.sh |
| Xcelium | Sa command line, i-type ang sh run_xcelium.sh |
Ang matagumpay na test run ay nagpapakita ng output na nagpapatunay sa sumusunod na gawi
- Hinihintay na tumira ang orasan ng RX
- Pagpi-print ng katayuan ng PHY
- Nagpapadala ng 10 pakete
- Tumatanggap ng 10 pakete
- Ipinapakita ang "Kumpleto na ang Testbench."
Ang mga sumusunod na sampAng output ay naglalarawan ng isang matagumpay na simulation test run
- Ang #Ref clock ay pinapatakbo sa 625 MHz kaya ang mga buong numero ay magagamit para sa lahat ng orasan.
- #Multiply ang mga naiulat na frequency sa 33/32 para makakuha ng aktwal na mga frequency ng orasan.
- #Naghihintay para sa RX alignment
- Naka-lock ang #RX deskew
- Naka-lock ang pagkakahanay ng #RX lane
- Pinagana ang #TX
- #**Nagpapadala ng Packet 1…
- #**Nagpapadala ng Packet 2…
- #**Nagpapadala ng Packet 3…
- #**Nagpapadala ng Packet 4…
- #**Nagpapadala ng Packet 5…
- #**Nagpapadala ng Packet 6…
- #**Nagpapadala ng Packet 7…
- #**Natanggap ang Packet 1…
- #**Nagpapadala ng Packet 8…
- #**Natanggap ang Packet 2…
- #**Nagpapadala ng Packet 9…
- #**Natanggap ang Packet 3…
- #**Nagpapadala ng Packet 10…
- #**Natanggap ang Packet 4…
- #**Natanggap ang Packet 5…
- #**Natanggap ang Packet 6…
- #**Natanggap ang Packet 7…
- #**Natanggap ang Packet 8…
- #**Natanggap ang Packet 9…
- #**Natanggap ang Packet 10…
- #**
- #** Kumpleto na ang Testbench.
- #**
- #****************************************
Pag-compile at Pag-configure ng Disenyo Halampsa Hardware
Upang i-compile ang disenyo ng hardware halample at i-configure ito sa iyong Arria 10 GT device, sundin ang mga hakbang na ito
- Tiyaking disenyo ng hardware halampkumpleto na ang henerasyon.
- Sa software ng Intel Quartus Prime, buksan ang proyekto ng Intel Quartus Primeample_dir>/hardware_test_design/eth_ex_50g.qpf.
- Bago mag-compile, tiyaking naipatupad mo ang workaround mula sa KDB Answer Paano ko mabayaran ang jitter ng PLL cascading o non-dedicated na landas ng orasan para sa Arria 10 PLL reference na orasan? kung may kaugnayan para sa iyong paglabas ng software.
- Sa menu ng Pagproseso, i-click ang Start Compilation.
- Pagkatapos mong bumuo ng isang bagay na SRAM file .sof, sundin ang mga hakbang na ito upang i-program ang disenyo ng hardware halampsa Arria 10 device:
- Sa Tools menu, i-click ang Programmer.
- Sa Programmer, i-click ang Hardware Setup.
- Pumili ng isang programming device.
- Piliin at idagdag ang Arria 10 GT board na may 25G retimer sa iyong Intel Quartus Prime session.
- Tiyaking nakatakda ang Mode sa JTAG.
- Piliin ang Arria 10 device at i-click ang Magdagdag ng Device. Nagpapakita ang Programmer ng block diagram ng mga koneksyon sa pagitan ng mga device sa iyong board.
- Sa row kasama ang iyong .sof, lagyan ng check ang kahon para sa .sof.
- Lagyan ng check ang kahon sa hanay ng Program/Configure.
- I-click ang Start
Tandaan: Itong design exampTina-target niya ang Arria 10 GT device. Mangyaring makipag-ugnayan sa iyong kinatawan ng Intel FPGA upang magtanong tungkol sa isang platform na angkop para patakbuhin ang hardware ex na itoample
Kaugnay na Impormasyon
- KDB Sagot: Paano ko babayaran ang jitter ng PLL cascading o nondedicated clock path para sa Arria 10 PLL reference clock?
- Incremental Compilation para sa Hierarchical at Team-Based Design
- Pagprograma ng mga Intel FPGA Device
Pagsubok sa 50GbE Hardware Design Halample
Pagkatapos mong i-compile ang 50GbE IP core design halampat i-configure ito sa iyong Arria 10 GT device, maaari mong gamitin ang System Console para i-program ang IP core at ang naka-embed nitong Native PHY IP core registers. Upang i-on ang System Console at subukan ang disenyo ng hardware halample, sundin ang mga hakbang na ito:
- Pagkatapos ng hardware design example ay naka-configure sa Arria 10 device, sa Intel Quartus Prime software, sa Tools menu, i-click ang System Debugging Tools ➤ System Console.
- Sa pane ng Tcl Console, i-type ang cd hwtest para palitan ang direktoryoample_dir>/hardware_test_design/hwtest.
- I-type ang source main.tcl para magbukas ng koneksyon sa JTAG master.
Maaari mong i-program ang IP core gamit ang sumusunod na disenyo halample utos
- chkphy_status: Ipinapakita ang mga frequency ng orasan at PHY lock status.
- start_pkt_gen: Sinisimulan ang packet generator.
- stop_pkt_gen: Pinahinto ang packet generator.
- loop_on: Ino-on ang panloob na serial loopback
- loop_off: Ino-off ang panloob na serial loopback.
- reg_read : Ibinabalik ang halaga ng IP core register sa .
- reg_write : Nagsusulat sa IP core register sa address .
Kaugnay na Impormasyon
- 50GbE na Disenyo Halample Registers sa pahina 13 Magrehistro ng mapa para sa disenyo ng hardware halample.
- Pagsusuri at Pag-debug ng Mga Disenyo gamit ang System Console
Disenyo Halample Paglalarawan
Ang disenyo example ay nagpapakita ng mga function ng 50GbE core na may transceiver interface na sumusunod sa IEEE 802.3ba standard na detalye ng CAUI-4. Maaari kang bumuo ng disenyo mula sa Example Design tab sa 50GbE parameter editor. Upang makabuo ng disenyo halampSa gayon, kailangan mo munang itakda ang mga halaga ng parameter para sa pagkakaiba-iba ng IP core na balak mong buuin sa iyong end product. Pagbuo ng disenyo halampLumilikha si le ng kopya ng IP core; ang testbench at disenyo ng hardware halampGamitin ang pagkakaiba-iba na ito bilang DUT. Kung hindi mo itatakda ang mga value ng parameter para sa DUT upang tumugma sa mga value ng parameter sa iyong end product, ang disenyo halampAng pagbuo mo ay hindi ginagamit ang pagkakaiba-iba ng IP core na nilalayon mo.
Tandaan: Ang testbench ay nagpapakita ng isang pangunahing pagsubok ng IP core. Hindi ito nilayon na maging isang kapalit para sa isang buong kapaligiran sa pag-verify. Dapat kang magsagawa ng mas malawak na pag-verify ng iyong sariling 50GbE na disenyo sa simulation at sa hardware.
Kaugnay na Impormasyon
Intel Arria® 10 50Gbps Ethernet IP Core User Guide
Disenyo Halample Pag-uugali
Ang testbench ay nagpapadala ng trapiko sa pamamagitan ng IP core, na ginagamit ang transmit side at tumanggap ng bahagi ng IP core. Sa disenyo ng hardware halampSa gayon, maaari mong i-program ang IP core sa panloob na serial loopback mode at bumuo ng trapiko sa gilid ng pagpapadala na lumiliko pabalik sa gilid ng pagtanggap.
Disenyo Halample Interface Signal
Ang 50GbE testbench ay self-contained at hindi mo kailangan na magmaneho ng anumang input signal.
Talahanayan 4. 50GbE Hardware Design Halample Interface Signal
| Signal | Direksyon | Mga komento |
|
clk50 |
Input |
Magmaneho sa 50 MHz. Ang layunin ay upang himukin ito mula sa isang 50 Mhz oscillator sa board. |
| clk_ref | Input | Magmaneho sa 644.53125 MHz. |
|
cpu_resetn |
Input |
Nire-reset ang IP core. Aktibong mababa. Dinadala ang global hard reset csr_reset_n sa IP core. |
| nagpatuloy... | ||
Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiyahan ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago mag-order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.
| Signal | Direksyon | Mga komento |
| tx_serial[1:0] | Output | Transceiver PHY output serial data. |
| rx_serial[1:0] | Input | Transceiver PHY input serial data. |
|
pinangungunahan ng user[7:0] |
Output |
Mga senyales ng katayuan. Ang disenyo ng hardware halampIkinokonekta ni le ang mga bit na ito upang magmaneho ng mga LED sa target na board. Sinasalamin ng mga indibidwal na bit ang mga sumusunod na halaga ng signal at gawi ng orasan:
• [0]: Pangunahing reset signal sa IP core • [1]: Hinati na bersyon ng clk_ref • [2]: Hinati na bersyon ng clk50 • [3]: Hinati na bersyon ng 100 MHz status clock • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready |
Kaugnay na Impormasyon
Mga Interface at Paglalarawan ng Signal Nagbibigay ng mga detalyadong paglalarawan ng 50GbE IP core signal at ang mga interface kung saan kabilang ang mga ito.
50GbE na Disenyo Halample Registers
Talahanayan 5. 50GbE Hardware Design Halample Register Map
Inililista ang mga saklaw ng rehistro na naka-mapa ng memorya para sa disenyo ng hardware halample. Ina-access mo ang mga register na ito gamit ang reg_read at reg_write function sa System Console.
| Word Offset | Magrehistro ng Kategorya |
| 0x300–0x5FF | 50GbE IP core registers. |
| 0x4000–0x4C00 | Arria 10 dynamic na reconfiguration registers. Ang register base address ay 0x4000 para sa Lane 0 at 0x4400 para sa Lane 1. |
Kaugnay na Impormasyon
- Pagsubok sa 50GbE Hardware Design Halampsa pahina 11 System Console command na i-access ang IP core at Native PHY registers.
- 50GbE Control at Status Register Deskripsyon Inilalarawan ang 50GbE IP core registers.
Kasaysayan ng Pagbabago ng Dokumento
Talahanayan 6. 50G Ethernet Design Halample Kasaysayan ng Pagbabago ng Gabay sa Gumagamit
| Petsa | Palayain | Mga pagbabago |
| 2019.04.03 | 17.0 | Idinagdag ang command upang patakbuhin ang mga simulation ng Xcelium. |
|
2017.11.08 |
17.0 |
Nagdagdag ng link sa KDB Answer na nagbibigay ng solusyon para sa potensyal na jitter sa mga Intel Arria® 10 device dahil sa mga cascading ATX PLL sa IP core.
Sumangguni sa Pagbuo ng Disenyo Halample sa pahina 7 at Pinagsasama-sama at Pag-configure ng Disenyo Halampsa Hardware sa pahina 10. Itong design exampAng gabay ng gumagamit ay hindi pa na-update upang maipakita Tandaan: Ang mga maliliit na pagbabago sa pagbuo ng disenyo sa Intel Quartus Prime ay ilalabas sa ibang pagkakataon kaysa sa Intel Quartus Prime software release v17.0. |
| 2017.05.08 | 17.0 | Paunang pagpapalabas sa publiko. |
Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiyahan ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago mag-order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.
Mga Dokumento / Mga Mapagkukunan
 |
intel 50G Ethernet Design Halample [pdf] Gabay sa Gumagamit 50G Ethernet Design Halample, 50G, Disenyong Ethernet Halample, Disenyo Halample |
