การออกแบบอีเทอร์เน็ต Intel 50G เช่นample คู่มือผู้ใช้

เนื้อหา ซ่อน

1 การออกแบบอีเทอร์เน็ต Intel 50G เช่นample

2 คู่มือเริ่มต้นอย่างรวดเร็ว 50GbE

3 การออกแบบอดีตampโครงสร้างไดเรกทอรี

4 การออกแบบการจำลอง เช่นampส่วนประกอบ

5 สร้างการออกแบบเช่นample

6 การจำลองการออกแบบ 50GbEampเลอ Testbench

7 การออกแบบอดีตampคำอธิบาย

8 การออกแบบ 50GbEampเลอรีจิสเตอร์

9 เอกสาร / แหล่งข้อมูล

9.1 อ้างอิง

10 กระทู้ที่เกี่ยวข้อง

การออกแบบอีเทอร์เน็ต Intel 50G เช่นample

คู่มือเริ่มต้นอย่างรวดเร็ว 50GbE

คอร์ IP 50GbE มอบการทดสอบจำลองและการออกแบบฮาร์ดแวร์ampที่รองรับการคอมไพล์และการทดสอบฮาร์ดแวร์ เมื่อคุณสร้างการออกแบบเช่นample ตัวแก้ไขพารามิเตอร์จะสร้างโดยอัตโนมัติ fileจำเป็นต้องจำลอง คอมไพล์ และทดสอบการออกแบบในฮาร์ดแวร์ คุณสามารถดาวน์โหลดการออกแบบฮาร์ดแวร์ที่คอมไพล์แล้วลงในอุปกรณ์ Arria 10 GT ได้

บันทึก: การออกแบบนี้เช่นample กำหนดเป้าหมายไปที่อุปกรณ์ Arria 10 GT และต้องใช้รีไทม์เมอร์ 25G โปรดติดต่อตัวแทน Intel FPGA ของคุณเพื่อสอบถามเกี่ยวกับแพลตฟอร์มที่เหมาะสมในการรันฮาร์ดแวร์นี้ampในบางกรณีอาจมีการยืมฮาร์ดแวร์ที่เหมาะสมได้ นอกจากนี้ Intel ยังจัดเตรียมการคอมไพล์เฉพาะampโปรเจ็กต์ที่คุณสามารถใช้เพื่อประเมินพื้นที่หลักและระยะเวลาของ IP ได้อย่างรวดเร็ว

รูปที่ 1 การออกแบบ เช่นampการใช้งาน le

Intel Corporation สงวนลิขสิทธิ์ Intel โลโก้ Intel และเครื่องหมายอื่นๆ ของ Intel เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทในเครือ Intel รับประกันประสิทธิภาพของผลิตภัณฑ์ FPGA และเซมิคอนดักเตอร์ตามข้อกำหนดปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบ Intel จะไม่รับผิดชอบใดๆ ที่เกิดจากการใช้หรือใช้งานข้อมูล ผลิตภัณฑ์ หรือบริการใดๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ Intel ตกลงเป็นลายลักษณ์อักษรโดยชัดแจ้ง ขอแนะนำให้ลูกค้าของ Intel ดาวน์โหลดข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนใช้ข้อมูลที่เผยแพร่และก่อนทำการสั่งซื้อผลิตภัณฑ์หรือบริการ *ชื่อและยี่ห้ออื่นๆ อาจเป็นทรัพย์สินของผู้อื่น

การออกแบบอดีตampโครงสร้างไดเรกทอรี

รูปที่ 2 การออกแบบ 50GbEampโครงสร้างไดเรกทอรี

การกำหนดค่าฮาร์ดแวร์และการทดสอบ files (การออกแบบฮาร์ดแวร์ เช่นample) ตั้งอยู่ในample_dir>/hardware_test_design การจำลอง files (เครื่องทดสอบสำหรับการจำลองเท่านั้น) อยู่ในample_dir>/ เช่นample_testbench การออกแบบแบบคอมไพล์เท่านั้นampเลอตั้งอยู่ในample_dir>/compilation_test_design.

การออกแบบการจำลอง เช่นampส่วนประกอบ

รูปที่ 3 การออกแบบจำลอง 50GbEample บล็อกไดอะแกรม

การจำลองเช่นampการออกแบบการทดสอบระดับสูงสุด file คือ basic_avl_tb_top.sv นี้ file สร้างอินสแตนซ์และเชื่อมต่อ ATX PLL ซึ่งรวมถึงงาน send_packets_50g_avl เพื่อส่งและรับแพ็กเก็ต 10 แพ็กเก็ต

ตารางที่ 1. การทดสอบทดสอบแกน IP 50GbE File คำอธิบาย

File ชื่อ	คำอธิบาย
Testbench และการจำลอง Files
basic_avl_tb_top.sv	โต๊ะทดสอบระดับสูงสุด file. Testbench จำลอง DUT และรันงาน Verilog HDL เพื่อสร้างและรับแพ็กเก็ต
สคริปต์ Testbench
run_vsim.do	สคริปต์ ModelSim เพื่อเรียกใช้ testbench
run_vcs.sh	สคริปต์ Synopsys VCS เพื่อเรียกใช้ testbench
run_ncsim.sh	สคริปต์ Cadence NCSim เพื่อรัน Testbench
run_xcelium.sh	สคริปต์ Cadence Xcelium* สำหรับการรัน testbench

rdware ดีไซน์ เอ็กซ์ampส่วนประกอบ

รูปที่ 4 ตัวอย่างการออกแบบฮาร์ดแวร์ 50GbEampแผนภาพบล็อกระดับสูง

การออกแบบฮาร์ดแวร์ 50GbEample ประกอบด้วยส่วนประกอบต่อไปนี้

แกน IP 50GbE
ลอจิกของไคลเอนต์ที่ประสานงานการเขียนโปรแกรมแกน IP และการสร้างแพ็กเก็ต

ATX PLL เพื่อขับเคลื่อนช่องสัญญาณทรานซีฟเวอร์ของอุปกรณ์
IOPLL เพื่อสร้างนาฬิกา 100 MHz จากนาฬิกาอินพุต 50 MHz ไปจนถึงการออกแบบฮาร์ดแวร์ เช่นampเล.

JTAG ตัวควบคุมที่สื่อสารกับคอนโซลระบบ คุณสื่อสารกับลอจิกของไคลเอนต์ผ่านทางคอนโซลระบบ

ตารางที่ 2 ตัวอย่างการออกแบบฮาร์ดแวร์ IP Core 50GbEample File คำอธิบาย

File ชื่อ	คำอธิบาย
eth_ex_50g.qpf	โครงการควอร์ตัส ไพรม์ file
eth_ex_50g.qsf	การตั้งค่าโครงการ Quartus file
eth_ex_50g.sdc	ข้อจำกัดในการออกแบบ Synopsys file- คุณสามารถคัดลอกและแก้ไขสิ่งนี้ได้ file สำหรับการออกแบบ 50GbE ของคุณเอง
*ต่อเนื่อง…*

คู่มือเริ่มต้นอย่างรวดเร็ว 50GbE

File ชื่อ	คำอธิบาย
eth_ex_50g.v	การออกแบบ Verilog HDL ระดับบนสุดเช่นample file
ทั่วไป/	การออกแบบฮาร์ดแวร์ เช่นampการสนับสนุน files
hwtest/main.tcl	หลัก file สำหรับการเข้าถึงคอนโซลระบบ

สร้างการออกแบบเช่นample

รูปที่ 5 ขั้นตอน

รูปที่ 6 ตัวอย่างampแท็บการออกแบบในตัวแก้ไขพารามิเตอร์ 50GbE

ทำตามขั้นตอนเหล่านี้เพื่อสร้างการออกแบบฮาร์ดแวร์ เช่นampเลและเทสต์เบนช์

ขึ้นอยู่กับว่าคุณกำลังใช้ซอฟต์แวร์ Intel Quartus® Prime Pro Edition หรือซอฟต์แวร์ Intel Quartus Prime Standard Edition ให้ดำเนินการอย่างใดอย่างหนึ่งต่อไปนี้: ใน Intel Quartus Prime Pro Edition คลิก File ➤ ตัวช่วยสร้างโครงการใหม่เพื่อสร้างโครงการ Quartus Prime ใหม่ หรือ File ➤ เปิดโปรเจ็กต์เพื่อเปิดโปรเจ็กต์ Quartus Prime ที่มีอยู่ ตัวช่วยสร้างจะแจ้งให้คุณระบุอุปกรณ์ ในซอฟต์แวร์ Intel Quartus Prime Standard Edition ใน IP Catalog (Tools IP Catalog) ให้เลือกกลุ่มอุปกรณ์เป้าหมาย Arria 10
ในแคตตาล็อก IP ให้ค้นหาและเลือก 50G Ethernet หน้าต่าง New IP Variation จะปรากฏขึ้น

ระบุชื่อระดับสูงสุดสำหรับรูปแบบ IP ของคุณ และคลิกตกลง ตัวแก้ไขพารามิเตอร์จะเพิ่ม .qsys ระดับสูงสุด (ใน Intel Quartus Prime Standard Edition) หรือ .ip (ใน Intel Quartus Prime Pro Edition) file ลงในโครงการปัจจุบันโดยอัตโนมัติ หากคุณได้รับแจ้งให้เพิ่มไฟล์ .qsys หรือ .ip ด้วยตนเอง file ไปที่โครงการ คลิก โครงการ ➤ เพิ่ม/ลบ Fileในโครงการเพื่อเพิ่ม file.
ในซอฟต์แวร์ Intel Quartus Prime Standard Edition คุณต้องเลือกอุปกรณ์ Arria 10 เฉพาะในฟิลด์อุปกรณ์ หรือคงอุปกรณ์เริ่มต้นที่ซอฟต์แวร์ Quartus Prime เสนอไว้
บันทึก: การออกแบบฮาร์ดแวร์ เช่นample เขียนทับการเลือกด้วยอุปกรณ์บนบอร์ดเป้าหมาย คุณสามารถระบุบอร์ดเป้าหมายได้จากเมนูการออกแบบ เช่นampตัวเลือกใน Exampแท็บการออกแบบ (ขั้นตอนที่ 8)

คลิกตกลง ตัวแก้ไขพารามิเตอร์จะปรากฏขึ้น
บนแท็บ IP ระบุพารามิเตอร์สำหรับรูปแบบหลักของ IP ของคุณ

ออน เดอะ เอ็กซ์ampแท็บการออกแบบสำหรับ Exampเลอ ดีไซน์ Files เลือกตัวเลือกการจำลองเพื่อสร้างม้านั่งทดสอบ และเลือกตัวเลือกการสังเคราะห์เพื่อสร้างการออกแบบฮาร์ดแวร์ เช่นample. Verilog HDL เท่านั้น fileถูกสร้างขึ้น
บันทึก: ไม่สามารถใช้แกน IP VHDL ที่ใช้งานได้ โปรดระบุ Verilog HDL เท่านั้นสำหรับการออกแบบแกน IP ของคุณ เช่นampเล.
สำหรับบอร์ดฮาร์ดแวร์ ให้เลือกชุดพัฒนาความสมบูรณ์ของสัญญาณตัวรับส่งสัญญาณ Arria 10 GX
บันทึก: ติดต่อตัวแทน Intel FPGA ของคุณสำหรับข้อมูลเกี่ยวกับแพลตฟอร์มที่เหมาะสมในการรันฮาร์ดแวร์นี้ampเล.

คลิกสร้าง Exampปุ่มออกแบบ เลือกอดีตampหน้าต่างไดเร็กทอรีการออกแบบจะปรากฏขึ้น
หากคุณต้องการปรับเปลี่ยนการออกแบบ เช่นampเส้นทางไดเรกทอรีหรือชื่อจากค่าเริ่มต้นที่แสดง (alt_e50_0_example_design) เรียกดูเส้นทางใหม่และพิมพ์การออกแบบใหม่ เช่นampชื่อไดเร็กทอรีไฟล์ (ample_dir>).
คลิกตกลง.
อ้างอิงคำตอบของ KDB ฉันจะชดเชยค่าจิตเตอร์ของ PLL cascading หรือเส้นทางนาฬิกาที่ไม่เฉพาะสำหรับนาฬิกาอ้างอิง PLL ของ Arria 10 ได้อย่างไร สำหรับแนวทางแก้ปัญหา คุณควรใช้ไดเร็กทอรี hardware_test_design ใน .sdc file.

บันทึก: คุณต้องดูคำตอบของ KDB นี้เนื่องจากเส้นทาง RX ในคอร์ IP 50GbE มี PLL แบบเรียงซ้อน ดังนั้นนาฬิกาคอร์ IP อาจพบความสั่นไหวเพิ่มเติมในอุปกรณ์ Arria 10 คำตอบของ KDB นี้จะชี้แจงเกี่ยวกับรุ่นซอฟต์แวร์ที่จำเป็นต้องมีการแก้ไขปัญหา

ข้อมูลที่เกี่ยวข้อง
คำตอบของ KDB: ฉันจะชดเชยค่าจิตเตอร์ของสัญญาณนาฬิกาแบบคาสเคด PLL หรือเส้นทางสัญญาณนาฬิกาแบบไม่เฉพาะสำหรับสัญญาณนาฬิกาอ้างอิง PLL ของ Arria 10 ได้อย่างไร

การจำลองการออกแบบ 50GbEampเลอ Testbench

รูปที่ 7 ขั้นตอน

ปฏิบัติตามขั้นตอนเหล่านี้เพื่อจำลองการทดสอบ

เปลี่ยนเป็นไดเร็กทอรีการจำลอง testbenchample_dir>/ เช่นample_testbench.
เรียกใช้สคริปต์จำลองสำหรับโปรแกรมจำลองที่รองรับที่คุณเลือก สคริปต์จะคอมไพล์และเรียกใช้ Testbench ในโปรแกรมจำลอง ดูตาราง "ขั้นตอนในการจำลอง Testbench"
วิเคราะห์ผลลัพธ์ การทดสอบที่ประสบความสำเร็จจะส่งแพ็กเก็ต 10 ชุด รับแพ็กเก็ต 10 ชุด และแสดงข้อความ “การทดสอบเสร็จสมบูรณ์”

ตารางที่ 3. ขั้นตอนในการจำลอง Testbench

โปรแกรมจำลอง	คำแนะนำ
โมเดลซิม	ในบรรทัดคำสั่ง พิมพ์ vsim -do run_vsim.do หากคุณต้องการจำลองโดยไม่เรียกใช้ ModelSim GUI ให้พิมพ์ vsim -c -do run_vsim.do บันทึก: โปรแกรมจำลอง ModelSim* – Intel FPGA Edition ไม่มีความสามารถในการจำลองคอร์ IP นี้ คุณต้องใช้โปรแกรมจำลอง ModelSim ที่รองรับอื่น เช่น ModelSim SE
เอ็นซีซิม	ในบรรทัดคำสั่ง ให้พิมพ์ sh run_ncsim.sh
วีซีเอส	ในบรรทัดคำสั่ง ให้พิมพ์ sh run_vcs.sh
เอ็กซ์ซีเลียม	ในบรรทัดคำสั่ง พิมพ์ sh run_xcelium.sh

การทดสอบที่ประสบความสำเร็จจะแสดงผลลัพธ์ที่ยืนยันพฤติกรรมต่อไปนี้

กำลังรอให้นาฬิกา RX ยุติ
กำลังพิมพ์สถานะ PHY
ส่ง10ซอง
รับ 10 ซอง

กำลังแสดง "Testbench เสร็จสมบูรณ์"

ต่อไปนี้เป็นสampผลลัพธ์แสดงตัวอย่างการทดสอบจำลองที่ประสบความสำเร็จ

#นาฬิกาอ้างอิงทำงานที่ความถี่ 625 MHz จึงสามารถใช้ตัวเลขเต็มสำหรับช่วงสัญญาณนาฬิกาทั้งหมดได้

#คูณความถี่ที่รายงานด้วย 33/32 เพื่อให้ได้ความถี่สัญญาณนาฬิกาจริง
#รอจัดRX
#RXเดสก์ล็อค

#RX ล็อคการจัดแนวเลน
เปิดใช้งาน #TX แล้ว
#**กำลังส่งแพ็คเก็ตที่ 1…

#**กำลังส่งแพ็คเก็ตที่ 2…
#**กำลังส่งแพ็คเก็ตที่ 3…
#**กำลังส่งแพ็คเก็ตที่ 4…

#**กำลังส่งแพ็คเก็ตที่ 5…
#**กำลังส่งแพ็คเก็ตที่ 6…
#**กำลังส่งแพ็คเก็ตที่ 7…

#**ได้รับซองที่ 1…
#**กำลังส่งแพ็คเก็ตที่ 8…
#**ได้รับซองที่ 2…

#**กำลังส่งแพ็คเก็ตที่ 9…
#**ได้รับซองที่ 3…
#**กำลังส่งแพ็คเก็ตที่ 10…

#**ได้รับซองที่ 4…
#**ได้รับซองที่ 5…
#**ได้รับซองที่ 6…

#**ได้รับซองที่ 7…
#**ได้รับซองที่ 8…
#**ได้รับซองที่ 9…

#**ได้รับซองที่ 10…
-
#** Testbench เสร็จสมบูรณ์แล้ว

การคอมไพล์และกำหนดค่าการออกแบบ เช่นampในฮาร์ดแวร์

เพื่อรวบรวมการออกแบบฮาร์ดแวร์เช่นampและกำหนดค่าบนอุปกรณ์ Arria 10 GT ของคุณ โดยทำตามขั้นตอนเหล่านี้

ตรวจสอบการออกแบบฮาร์ดแวร์เช่นampรุ่น le เสร็จสมบูรณ์
ในซอฟต์แวร์ Intel Quartus Prime ให้เปิดโครงการ Intel Quartus Primeampไดเรกทอรี/hardware_test_design/eth_ex_50g.qpf

ก่อนจะทำการคอมไพล์ ให้แน่ใจว่าคุณได้นำแนวทางแก้ปัญหาชั่วคราวจาก KDB มาใช้แล้ว คำตอบ ฉันจะชดเชยค่าจิตเตอร์ของ PLL cascading หรือเส้นทางนาฬิกาแบบไม่เฉพาะสำหรับนาฬิกาอ้างอิง PLL ของ Arria 10 ได้อย่างไร หากเกี่ยวข้องกับการเปิดตัวซอฟต์แวร์ของคุณ
บนเมนูการประมวลผล คลิกเริ่มการคอมไพล์
หลังจากที่คุณสร้างวัตถุ SRAM file .sof ให้ทำตามขั้นตอนเหล่านี้เพื่อตั้งโปรแกรมการออกแบบฮาร์ดแวร์ เช่นampบนอุปกรณ์ Arria 10:

บนเมนูเครื่องมือ คลิกโปรแกรมเมอร์
ในโปรแกรมเมอร์ ให้คลิก การตั้งค่าฮาร์ดแวร์
เลือกอุปกรณ์การเขียนโปรแกรม

เลือกและเพิ่มบอร์ด Arria 10 GT พร้อมรีไทม์เมอร์ 25G ลงในเซสชัน Intel Quartus Prime ของคุณ
ตรวจสอบให้แน่ใจว่าได้ตั้งค่าโหมดเป็น JTAG.
เลือกอุปกรณ์ Arria 10 แล้วคลิกเพิ่มอุปกรณ์ โปรแกรมเมอร์แสดงบล็อกไดอะแกรมของการเชื่อมต่อระหว่างอุปกรณ์บนบอร์ดของคุณ

ในแถวที่มีไฟล์ .sof ให้เลือกช่อง .sof
ทำเครื่องหมายที่ช่องในคอลัมน์ Program/Configure
คลิกเริ่ม

บันทึก: การออกแบบนี้เช่นample กำหนดเป้าหมายไปที่อุปกรณ์ Arria 10 GT โปรดติดต่อตัวแทน Intel FPGA ของคุณเพื่อสอบถามเกี่ยวกับแพลตฟอร์มที่เหมาะสมในการรันฮาร์ดแวร์นี้ample

ข้อมูลที่เกี่ยวข้อง

คำตอบของ KDB: ฉันจะชดเชยค่าจิตเตอร์ของสัญญาณนาฬิกาแบบคาสเคด PLL หรือเส้นทางนาฬิกาแบบไม่เฉพาะสำหรับสัญญาณนาฬิกาอ้างอิง PLL ของ Arria 10 ได้อย่างไร

การรวบรวมส่วนเพิ่มสำหรับการออกแบบแบบลำดับชั้นและแบบทีม
การเขียนโปรแกรมอุปกรณ์ Intel FPGA

การทดสอบการออกแบบฮาร์ดแวร์ 50GbEample

หลังจากที่คุณคอมไพล์การออกแบบแกน IP 50GbE แล้วampและกำหนดค่าบนอุปกรณ์ Arria 10 GT ของคุณ คุณสามารถใช้คอนโซลระบบเพื่อตั้งโปรแกรมคอร์ IP และรีจิสเตอร์คอร์ IP PHY ดั้งเดิมที่ฝังไว้ หากต้องการเปิดคอนโซลระบบและทดสอบการออกแบบฮาร์ดแวร์ เช่นampทำตามขั้นตอนเหล่านี้:

หลังจากการออกแบบฮาร์ดแวร์เช่นample ได้รับการกำหนดค่าบนอุปกรณ์ Arria 10 ในซอฟต์แวร์ Intel Quartus Prime บนเมนูเครื่องมือ คลิกเครื่องมือแก้จุดบกพร่องของระบบ ➤ คอนโซลระบบ
ในบานหน้าต่าง Tcl Console ให้พิมพ์ cd hwtest เพื่อเปลี่ยนไดเร็กทอรีample_dir>/hardware_test_design/hwtest.

พิมพ์ source main.tcl เพื่อเปิดการเชื่อมต่อกับ JTAG ผู้เชี่ยวชาญ.

คุณสามารถเขียนโปรแกรมแกน IP ได้ด้วยการออกแบบดังต่อไปนี้ampคำสั่งเลอ

chkphy_status: แสดงความถี่สัญญาณนาฬิกาและสถานะล็อค PHY

start_pkt_gen: เริ่มตัวสร้างแพ็คเก็ต
stop_pkt_gen: หยุดตัวสร้างแพ็คเก็ต
loop_on: เปิดการทำงานของลูปแบ็กแบบอนุกรมภายใน

loop_off: ปิดการทำงานของลูปแบ็กแบบอนุกรมภายใน
ลงทะเบียนอ่าน : ส่งคืนค่ารีจิสเตอร์แกน IP ที่ -
การเขียนเรก : เขียน สู่การลงทะเบียนแกน IP ที่อยู่ -

ข้อมูลที่เกี่ยวข้อง

การออกแบบ 50GbEample Registers บนหน้า 13 แผนผังการลงทะเบียนสำหรับการออกแบบฮาร์ดแวร์ เช่นampเล.
การวิเคราะห์และดีบักการออกแบบด้วยคอนโซลระบบ

การออกแบบอดีตampคำอธิบาย

การออกแบบเช่นample สาธิตฟังก์ชันของคอร์ 50GbE พร้อมอินเทอร์เฟซทรานซีฟเวอร์ที่สอดคล้องกับมาตรฐาน IEEE 802.3ba ข้อกำหนด CAUI-4 คุณสามารถสร้างการออกแบบจาก Exampแท็บ Design ในตัวแก้ไขพารามิเตอร์ 50GbE เพื่อสร้างตัวอย่างการออกแบบampอันดับแรก คุณต้องตั้งค่าพารามิเตอร์สำหรับรูปแบบหลัก IP ที่คุณตั้งใจจะสร้างในผลิตภัณฑ์ขั้นสุดท้ายของคุณ การสร้างการออกแบบเช่นampเลอสร้างสำเนาของแกน IP; การออกแบบม้านั่งทดสอบและฮาร์ดแวร์ เช่นampให้ใช้รูปแบบนี้เป็น DUT หากคุณไม่ได้ตั้งค่าพารามิเตอร์สำหรับ DUT ให้ตรงกับค่าพารามิเตอร์ในผลิตภัณฑ์ขั้นสุดท้ายของคุณ การออกแบบ เช่นampไฟล์ที่คุณสร้างไม่ได้ใช้รูปแบบหลักของ IP ที่คุณต้องการ

บันทึก: Testbench สาธิตการทดสอบพื้นฐานของแกน IP ไม่ได้มีจุดประสงค์เพื่อใช้แทนสภาพแวดล้อมการตรวจสอบแบบเต็มรูปแบบ คุณต้องดำเนินการตรวจสอบการออกแบบ 50GbE ของคุณเองอย่างละเอียดมากขึ้นในการจำลองและในฮาร์ดแวร์

ข้อมูลที่เกี่ยวข้อง
คู่มือผู้ใช้ Intel Arria® 10 50Gbps Ethernet IP Core

การออกแบบอดีตampพฤติกรรม
Testbench ส่งข้อมูลผ่านคอร์ IP โดยควบคุมด้านการส่งและด้านการรับของคอร์ IP ในการออกแบบฮาร์ดแวร์ampคุณสามารถตั้งโปรแกรม IP core ในโหมด serial loopback ภายในและสร้างการรับส่งข้อมูลบนฝั่งส่งที่วนกลับผ่านฝั่งรับ

การออกแบบอดีตample สัญญาณอินเทอร์เฟซ
50GbE testbench นั้นเป็นแบบครบวงจรและไม่จำเป็นต้องให้คุณควบคุมสัญญาณอินพุตใดๆ

ตารางที่ 4 ตัวอย่างการออกแบบฮาร์ดแวร์ 50GbEample สัญญาณอินเทอร์เฟซ

สัญญาณ	ทิศทาง	ความคิดเห็น
clk50	ป้อนข้อมูล	ขับเคลื่อนด้วยความถี่ 50 MHz จุดประสงค์คือการขับเคลื่อนด้วยออสซิลเลเตอร์ความถี่ 50 MHz บนบอร์ด
clk_ref	ป้อนข้อมูล	ขับที่ 644.53125 MHz.
cpu_resetn	ป้อนข้อมูล	รีเซ็ตแกน IP ใช้งานต่ำ ขับเคลื่อนการฮาร์ดรีเซ็ต csr_reset_n ทั่วโลกไปยังแกน IP
*ต่อเนื่อง…*

สัญญาณ	ทิศทาง	ความคิดเห็น
tx_serial[1:0]	เอาท์พุต	ข้อมูลอนุกรมเอาต์พุต PHY ของตัวรับส่งสัญญาณ
rx_serial[1:0]	ป้อนข้อมูล	เครื่องรับส่งสัญญาณ PHY ป้อนข้อมูลอนุกรม
ผู้ใช้_led[7:0]	เอาท์พุต	สัญญาณสถานะ การออกแบบฮาร์ดแวร์ เช่นample เชื่อมต่อบิตเหล่านี้เพื่อขับเคลื่อน LED บนบอร์ดเป้าหมาย แต่ละบิตสะท้อนถึงค่าสัญญาณและพฤติกรรมของนาฬิกาต่อไปนี้: • [0]: สัญญาณรีเซ็ตหลักเป็น IP core • [1]: เวอร์ชันแบ่งของ clk_ref • [2]: เวอร์ชันแบ่งของ clk50 • [3]: เวอร์ชันแบ่งของนาฬิกาสถานะ 100 MHz • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

ข้อมูลที่เกี่ยวข้อง
อินเทอร์เฟซและคำอธิบายสัญญาณ ให้คำอธิบายโดยละเอียดของสัญญาณหลัก IP 50GbE และอินเทอร์เฟซที่สัญญาณเหล่านั้นเป็นของ

การออกแบบ 50GbEampเลอรีจิสเตอร์

ตารางที่ 5 ตัวอย่างการออกแบบฮาร์ดแวร์ 50GbEample ลงทะเบียนแผนที่
แสดงรายการช่วงรีจิสเตอร์ที่แมปหน่วยความจำสำหรับการออกแบบฮาร์ดแวร์ เช่นampเลอ คุณเข้าถึงรีจิสเตอร์เหล่านี้ด้วยฟังก์ชัน reg_read และ reg_write ในคอนโซลระบบ

การชดเชยคำ	ลงทะเบียนหมวดหมู่
0x300–0x5FF	ลงทะเบียนแกน IP 50GbE
0x4000–0x4C00	รีจิสเตอร์การกำหนดค่าแบบไดนามิก Arria 10 ที่อยู่ฐานของรีจิสเตอร์คือ 0x4000 สำหรับเลน 0 และ 0x4400 สำหรับเลน 1

ข้อมูลที่เกี่ยวข้อง

การทดสอบการออกแบบฮาร์ดแวร์ 50GbEampคำสั่งคอนโซลระบบในการเข้าถึงรีจิสเตอร์ IP core และ Native PHY บนหน้า 11
คำอธิบายการควบคุมและสถานะรีจิสเตอร์ 50GbE อธิบายถึงรีจิสเตอร์หลัก IP 50GbE

ประวัติการแก้ไขเอกสาร

ตารางที่ 6 ตัวอย่างการออกแบบ 50G Ethernetample คู่มือผู้ใช้ ประวัติการแก้ไข

วันที่	ปล่อย	การเปลี่ยนแปลง
2019.04.03	17.0	เพิ่มคำสั่งสำหรับการรันการจำลอง Xcelium
2017.11.08	17.0	เพิ่มลิงก์ไปยังคำตอบของ KDB ที่ให้แนวทางแก้ปัญหาสำหรับความสั่นไหวที่อาจเกิดขึ้นบนอุปกรณ์ Intel Arria® 10 อันเนื่องมาจาก ATX PLL แบบเรียงซ้อนในคอร์ IP อ้างถึง สร้างการออกแบบเช่นample ในหน้า 7 และ การรวบรวมและ การกำหนดค่าการออกแบบ Exampในฮาร์ดแวร์ ที่หน้า 10. การออกแบบนี้เช่นampคู่มือผู้ใช้ยังไม่ได้รับการอัปเดตเพื่อสะท้อนให้เห็น บันทึก: การเปลี่ยนแปลงเล็กน้อยในการออกแบบรุ่น Intel Quartus Prime ที่ออกภายหลังจากการเปิดตัวซอฟต์แวร์ Intel Quartus Prime เวอร์ชัน 17.0
2017.05.08	17.0	เผยแพร่สู่สาธารณะครั้งแรก

เอกสาร / แหล่งข้อมูล

การออกแบบอีเทอร์เน็ต Intel 50G เช่นample [พีดีเอฟ] คู่มือการใช้งาน
การออกแบบอีเทอร์เน็ต 50G เช่นample, 50G, อีเธอร์เน็ตดีไซน์ Exampเลอ, Design Example

อ้างอิง

คู่มือการใช้งาน

การออกแบบอีเทอร์เน็ต Intel 50G เช่นample

คู่มือเริ่มต้นอย่างรวดเร็ว 50GbE

การออกแบบอดีตampโครงสร้างไดเรกทอรี

การออกแบบการจำลอง เช่นampส่วนประกอบ

สร้างการออกแบบเช่นample

การจำลองการออกแบบ 50GbEampเลอ Testbench

การออกแบบอดีตampคำอธิบาย

การออกแบบ 50GbEampเลอรีจิสเตอร์

เอกสาร / แหล่งข้อมูล

อ้างอิง

ฝากความคิดเห็น

ยกเลิกการตอบ