intel 50G Ethernet Design Example
Panduan Mula Pantas 50GbE
Teras IP 50GbE menyediakan meja ujian simulasi dan reka bentuk perkakasan example yang menyokong kompilasi dan ujian perkakasan. Apabila anda menjana reka bentuk exampOleh itu, editor parameter secara automatik mencipta files perlu untuk mensimulasikan, menyusun dan menguji reka bentuk dalam perkakasan. Anda boleh memuat turun reka bentuk perkakasan yang disusun ke peranti Arria 10 GT.
Nota: Reka bentuk ini example menyasarkan peranti Arria 10 GT dan memerlukan retimer 25G. Sila hubungi wakil Intel FPGA anda untuk bertanya tentang platform yang sesuai untuk menjalankan perkakasan iniample. Dalam sesetengah kes, pinjaman perkakasan yang sesuai mungkin tersedia. Selain itu, Intel menyediakan bekas kompilasi sahajaampprojek yang boleh anda gunakan untuk menganggarkan kawasan teras IP dan masa dengan cepat.
Rajah 1. Reka Bentuk Cthample Penggunaan
Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
Reka Bentuk Cthample Struktur Direktori
Rajah 2. Reka Bentuk 50GbE Cthample Struktur Direktori
Konfigurasi perkakasan dan ujian files (reka bentuk perkakasan example) terletak diample_dir>/perkakasan_test_design. simulasi files (testbench untuk simulasi sahaja) terletak diample_dir>/ example_testbench. Reka bentuk kompilasi sahaja example terletak diample_dir>/compilation_test_design.
Reka Bentuk Simulasi Cthample Komponen
Rajah 3. Reka Bentuk Simulasi 50GbE Cthample Gambarajah Blok
Simulasi exampujian peringkat atas reka bentuk file ialah basic_avl_tb_top.sv Ini file membuat instantiate dan menyambungkan ATX PLL. Ia termasuk tugas, hantar_paket_50g_avl, untuk menghantar dan menerima 10 paket.
Jadual 1. Meja Ujian Teras IP 50GbE File Penerangan
| File Nama | Penerangan |
| Testbench dan Simulasi Files | |
| basic_avl_tb_top.sv | Meja ujian peringkat atas file. Meja ujian membuat seketika DUT dan menjalankan tugas Verilog HDL untuk menjana dan menerima paket. |
| Skrip Testbench | |
| run_vsim.do | Skrip ModelSim untuk menjalankan testbench. |
| run_vcs.sh | Skrip Synopsys VCS untuk menjalankan testbench. |
| run_ncsim.sh | Skrip Cadence NCSim untuk menjalankan testbench. |
| run_xcelium.sh | Skrip Cadence Xcelium* untuk menjalankan testbench. |
Reka bentuk rdware Cthample Komponen
Rajah 4. Reka Bentuk Perkakasan 50GbE Cthample Rajah Blok Aras Tinggi
Reka bentuk perkakasan 50GbE example termasuk komponen berikut
- Teras IP 50GbE.
- Logik pelanggan yang menyelaraskan pengaturcaraan teras IP dan penjanaan paket.
- ATX PLL untuk memacu saluran transceiver peranti.
- IOPLL untuk menjana jam 100 MHz daripada jam input 50 MHz kepada reka bentuk perkakasan bekasample.
- JTAG pengawal yang berkomunikasi dengan Konsol Sistem. Anda berkomunikasi dengan logik pelanggan melalui Konsol Sistem.
Jadual 2. Reka Bentuk Perkakasan Teras IP 50GbE Cthample File Penerangan
| File Nama | Penerangan |
| eth_ex_50g.qpf | Projek Quartus Prime file |
| eth_ex_50g.qsf | Tetapan projek Quartus file |
| eth_ex_50g.sdc | Kekangan Reka Bentuk Synopsys file. Anda boleh menyalin dan mengubah suai ini file untuk reka bentuk 50GbE anda sendiri. |
| bersambung… | |
Panduan Mula Pantas 50GbE
| File Nama | Penerangan |
| eth_ex_50g.v | Reka bentuk Verilog HDL peringkat atas example file |
| biasa/ | Reka bentuk perkakasan example sokongan files |
| hwtest/main.tcl | Utama file untuk mengakses Konsol Sistem |
Menjana Reka Bentuk Cthample
Rajah 5. Prosedur
Rajah 6. Cthample Tab Reka Bentuk dalam Editor Parameter 50GbE
Ikuti langkah ini untuk menjana reka bentuk perkakasan cthample dan testbench
- Bergantung pada sama ada anda menggunakan perisian Intel Quartus® Prime Pro Edition atau perisian Intel Quartus Prime Standard Edition, lakukan salah satu tindakan berikut: Dalam Intel Quartus Prime Pro Edition, klik File ➤ Wizard Projek Baharu untuk mencipta projek Quartus Prime baharu, atau File ➤ Open Project untuk membuka projek Quartus Prime sedia ada. Wizard menggesa anda untuk menentukan peranti. Dalam perisian Intel Quartus Prime Standard Edition, dalam IP Catalog (Tools IP Catalog), pilih keluarga peranti sasaran Arria 10.
- Dalam Katalog IP, cari dan pilih 50G Ethernet. Tetingkap Variasi IP Baharu muncul.
- Tentukan nama peringkat atas untuk variasi IP anda dan klik OK. Editor parameter menambah .qsys peringkat atas (dalam Intel Quartus Prime Standard Edition) atau .ip (dalam Intel Quartus Prime Pro Edition) file kepada projek semasa secara automatik. Jika anda digesa untuk menambah .qsys atau .ip secara manual file kepada projek, klik Projek ➤ Tambah/Alih Keluar Files dalam Projek untuk menambah file.
- Dalam perisian Intel Quartus Prime Standard Edition, anda mesti memilih peranti Arria 10 tertentu dalam medan Peranti, atau mengekalkan peranti lalai yang dicadangkan oleh perisian Quartus Prime.
Nota: Reka bentuk perkakasan example menimpa pemilihan dengan peranti pada papan sasaran. Anda menentukan papan sasaran daripada menu reka bentuk example pilihan dalam Examptab Reka Bentuk (Langkah 8). - Klik OK. Editor parameter muncul.
- Pada tab IP, nyatakan parameter untuk variasi teras IP anda.
- Pada Examptab Reka bentuk, untuk Cthample Reka bentuk Files, pilih pilihan Simulasi untuk menjana meja ujian, dan pilih pilihan Sintesis untuk menjana reka bentuk perkakasan example. Hanya Verilog HDL files dijana.
Nota: Teras IP VHDL berfungsi tidak tersedia. Nyatakan Verilog HDL sahaja, untuk reka bentuk teras IP anda cthample. - Untuk Papan Perkakasan pilih Kit Pembangunan Integriti Isyarat Transceiver Arria 10 GX.
Nota: Hubungi wakil Intel FPGA anda untuk mendapatkan maklumat tentang platform yang sesuai untuk menjalankan perkakasan iniample. - Klik Generate Exampbutang Reka bentuk. Pilihan Examptetingkap Direktori Reka Bentuk muncul.
- Jika anda ingin mengubah suai reka bentuk examplaluan direktori atau nama daripada lalai yang dipaparkan (alt_e50_0_example_design), semak imbas ke laluan baharu dan taip ex reka bentuk baharuampnama direktori (ample_dir>).
- Klik OK.
- Rujuk Jawapan KDB Bagaimanakah saya boleh mengimbangi kegelisahan PLL lata atau laluan jam tidak khusus untuk jam rujukan Arria 10 PLL? untuk penyelesaian yang anda perlu gunakan dalam direktori hardware_test_design dalam .sdc file.
Nota: Anda mesti merujuk Jawapan KDB ini kerana laluan RX dalam teras IP 50GbE termasuk PLL berlatarkan. Oleh itu, jam teras IP mungkin mengalami kegelisahan tambahan dalam peranti Arria 10. Jawapan KDB ini menjelaskan keluaran perisian yang memerlukan penyelesaiannya.
Maklumat Berkaitan
Jawapan KDB: Bagaimanakah saya boleh mengimbangi kegelisahan PLL lata atau laluan jam tidak khusus untuk jam rujukan Arria 10 PLL?
Mensimulasikan Reka Bentuk 50GbE Example Testbench
Rajah 7. Prosedur
Ikuti langkah ini untuk mensimulasikan ujian
- Tukar kepada direktori simulasi testbenchample_dir>/ example_testbench.
- Jalankan skrip simulasi untuk simulator yang disokong pilihan anda. Skrip menyusun dan menjalankan testbench dalam simulator. Rujuk jadual "Langkah untuk Mensimulasikan Testbench".
- Menganalisis keputusan. Testbench yang berjaya menghantar sepuluh paket, menerima sepuluh paket, dan memaparkan "Testbench complete."
Jadual 3. Langkah Mensimulasikan Testbench
| Simulator | Arahan |
| ModelSim | Dalam baris arahan, taip vsim -do run_vsim.do
Jika anda lebih suka mensimulasikan tanpa memaparkan GUI ModelSim, taip vsim -c -do run_vsim.do Nota: Simulator ModelSim* – Intel FPGA Edition tidak mempunyai kapasiti untuk mensimulasikan teras IP ini. Anda mesti menggunakan simulator ModelSim lain yang disokong seperti ModelSim SE. |
| NCSim | Dalam baris arahan, taip sh run_ncsim.sh |
| VCS | Dalam baris arahan, taip sh run_vcs.sh |
| Xcelium | Dalam baris arahan, taip sh run_xcelium.sh |
Larian ujian yang berjaya memaparkan output yang mengesahkan tingkah laku berikut
- Menunggu jam RX selesai
- Mencetak status PHY
- Menghantar 10 paket
- Menerima 10 paket
- Memaparkan "Testbench complete."
S berikutampoutput menggambarkan kejayaan ujian simulasi yang dijalankan
- #Jam Ref dijalankan pada 625 MHz supaya nombor bulat boleh digunakan untuk semua tempoh jam.
- #Darabkan frekuensi yang dilaporkan sebanyak 33/32 untuk mendapatkan frekuensi jam sebenar.
- #Menunggu penjajaran RX
- Meja kerja #RX dikunci
- Penjajaran lorong #RX dikunci
- #TX didayakan
- #**Menghantar Paket 1…
- #**Menghantar Paket 2…
- #**Menghantar Paket 3…
- #**Menghantar Paket 4…
- #**Menghantar Paket 5…
- #**Menghantar Paket 6…
- #**Menghantar Paket 7…
- #**Menerima Paket 1…
- #**Menghantar Paket 8…
- #**Menerima Paket 2…
- #**Menghantar Paket 9…
- #**Menerima Paket 3…
- #**Menghantar Paket 10…
- #**Menerima Paket 4…
- #**Menerima Paket 5…
- #**Menerima Paket 6…
- #**Menerima Paket 7…
- #**Menerima Paket 8…
- #**Menerima Paket 9…
- #**Menerima Paket 10…
- #**
- #** Meja ujian selesai.
- #**
- #****************************************
Menyusun dan Mengkonfigurasi Reka Bentuk Cthample dalam Perkakasan
Untuk menyusun reka bentuk perkakasan cthample dan konfigurasikannya pada peranti Arria 10 GT anda, ikut langkah ini
- Pastikan reka bentuk perkakasan cthampgenerasi le sudah lengkap.
- Dalam perisian Intel Quartus Prime, buka projek Intel Quartus Primeample_dir>/hardware_test_design/eth_ex_50g.qpf.
- Sebelum menyusun, pastikan anda telah melaksanakan penyelesaian daripada Jawapan KDB Bagaimana saya boleh mengimbangi kegelisahan PLL cascading atau laluan jam tidak khusus untuk jam rujukan Arria 10 PLL? jika berkaitan untuk keluaran perisian anda.
- Pada menu Pemprosesan, klik Mulakan Penyusunan.
- Selepas anda menjana objek SRAM file .sof, ikut langkah ini untuk memprogram reka bentuk perkakasan cthample pada peranti Arria 10:
- Pada menu Alat, klik Pengaturcara.
- Dalam Pengaturcara, klik Persediaan Perkakasan.
- Pilih peranti pengaturcaraan.
- Pilih dan tambahkan papan Arria 10 GT dengan retimer 25G pada sesi Intel Quartus Prime anda.
- Pastikan Mod ditetapkan kepada JTAG.
- Pilih peranti Arria 10 dan klik Tambah Peranti. Pengaturcara memaparkan gambarajah blok sambungan antara peranti pada papan anda.
- Dalam baris dengan .sof anda, tandai kotak untuk .sof.
- Tandakan kotak dalam lajur Program/Konfigurasi.
- Klik Mula
Nota: Reka bentuk ini example menyasarkan peranti Arria 10 GT. Sila hubungi wakil Intel FPGA anda untuk bertanya tentang platform yang sesuai untuk menjalankan perkakasan iniample
Maklumat Berkaitan
- Jawapan KDB: Bagaimanakah cara saya mengimbangi kegelisahan PLL lata atau laluan jam tidak khusus untuk jam rujukan Arria 10 PLL?
- Kompilasi Tambahan untuk Reka Bentuk Hierarki dan Berasaskan Pasukan
- Pengaturcaraan Peranti FPGA Intel
Menguji Reka Bentuk Perkakasan 50GbE Example
Selepas anda menyusun reka bentuk teras IP 50GbE exampdan konfigurasikannya pada peranti Arria 10 GT anda, anda boleh menggunakan Konsol Sistem untuk memprogramkan teras IP dan daftar teras IP Asli PHY terbenamnya. Untuk menghidupkan Konsol Sistem dan menguji reka bentuk perkakasan cthample, ikuti langkah berikut:
- Selepas reka bentuk perkakasan example dikonfigurasikan pada peranti Arria 10, dalam perisian Intel Quartus Prime, pada menu Alat, klik Alat Nyahpepijat Sistem ➤ Konsol Sistem.
- Dalam anak tetingkap Tcl Console, taip cd hwtest untuk menukar direktori kepadaample_dir>/hardware_test_design/hwtest.
- Taip source main.tcl untuk membuka sambungan ke JTAG tuan.
Anda boleh memprogramkan teras IP dengan contoh reka bentuk berikutample arahan
- chkphy_status: Memaparkan frekuensi jam dan status kunci PHY.
- start_pkt_gen: Memulakan penjana paket.
- stop_pkt_gen: Menghentikan penjana paket.
- loop_on: Menghidupkan gelung balik bersiri dalaman
- loop_off: Mematikan gelung balik bersiri dalaman.
- reg_read : Mengembalikan nilai daftar teras IP di .
- reg_write : Menulis ke daftar teras IP di alamat .
Maklumat Berkaitan
- Reka Bentuk 50GbE Cthample Daftar pada halaman 13 Daftar peta untuk reka bentuk perkakasan cthample.
- Menganalisis dan Menyahpepijat Reka Bentuk dengan Konsol Sistem
Reka Bentuk Cthample Huraian
Reka bentuk example menunjukkan fungsi teras 50GbE dengan antara muka transceiver yang mematuhi spesifikasi standard CAUI-802.3 IEEE 4ba. Anda boleh menjana reka bentuk daripada Examptab Reka bentuk dalam editor parameter 50GbE. Untuk menjana reka bentuk exampOleh itu, anda mesti menetapkan nilai parameter terlebih dahulu untuk variasi teras IP yang anda ingin hasilkan dalam produk akhir anda. Menjana reka bentuk example mencipta salinan teras IP; reka bentuk meja ujian dan perkakasan example gunakan variasi ini sebagai DUT. Jika anda tidak menetapkan nilai parameter untuk DUT agar sepadan dengan nilai parameter dalam produk akhir anda, reka bentuk exampyang anda jana tidak menggunakan variasi teras IP yang anda maksudkan.
Nota: Testbench menunjukkan ujian asas teras IP. Ia tidak bertujuan untuk menggantikan persekitaran pengesahan penuh. Anda mesti melakukan pengesahan yang lebih meluas bagi reka bentuk 50GbE anda sendiri dalam simulasi dan dalam perkakasan.
Maklumat Berkaitan
Panduan Pengguna Teras IP Ethernet Intel Arria® 10 50Gbps
Reka Bentuk Cthample Tingkah laku
Testbench menghantar trafik melalui teras IP, menggunakan bahagian penghantaran dan menerima bahagian teras IP. Dalam reka bentuk perkakasan exampOleh itu, anda boleh memprogramkan teras IP dalam mod gelung balik bersiri dalaman dan menjana trafik pada bahagian penghantaran yang bergelung kembali melalui bahagian penerimaan.
Reka Bentuk Cthample Isyarat Antara Muka
Meja ujian 50GbE adalah serba lengkap dan tidak memerlukan anda memacu sebarang isyarat input.
Jadual 4. Reka Bentuk Perkakasan 50GbE Cthample Isyarat Antara Muka
| isyarat | Arah | Komen |
|
clk50 |
Input |
Memandu pada 50 MHz. Tujuannya adalah untuk memacu ini dari pengayun 50 Mhz di papan. |
| clk_ref | Input | Memandu pada 644.53125 MHz. |
|
cpu_resetn |
Input |
Menetapkan semula teras IP. Aktif rendah. Memacu tetapan semula keras global csr_reset_n ke teras IP. |
| bersambung… | ||
Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
| isyarat | Arah | Komen |
| tx_serial[1:0] | Keluaran | Transceiver PHY output data bersiri. |
| rx_serial[1:0] | Input | Data bersiri input PHY pemancar. |
|
diketuai pengguna[7:0] |
Keluaran |
Isyarat status. Reka bentuk perkakasan example menyambungkan bit ini untuk memacu LED pada papan sasaran. Bit individu mencerminkan nilai isyarat dan kelakuan jam berikut:
• [0]: Isyarat tetapan semula utama kepada teras IP • [1]: Versi terbahagi bagi clk_ref • [2]: Versi terbahagi clk50 • [3]: Versi terbahagi bagi jam status 100 MHz • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready |
Maklumat Berkaitan
Antara Muka dan Penerangan Isyarat Menyediakan penerangan terperinci tentang isyarat teras IP 50GbE dan antara muka yang dimilikinya.
Reka Bentuk 50GbE Cthample Registers
Jadual 5. Reka Bentuk Perkakasan 50GbE Cthample Daftar Peta
Menyenaraikan julat daftar yang dipetakan memori untuk reka bentuk perkakasan cthample. Anda mengakses daftar ini dengan fungsi reg_read dan reg_write dalam Konsol Sistem.
| Word Offset | Daftar Kategori |
| 0x300–0x5FF | Daftar teras IP 50GbE. |
| 0x4000–0x4C00 | Arria 10 daftar konfigurasi semula dinamik. Daftar alamat pangkalan ialah 0x4000 untuk Lorong 0 dan 0x4400 untuk Lorong 1. |
Maklumat Berkaitan
- Menguji Reka Bentuk Perkakasan 50GbE Examppada halaman 11 Perintah Konsol Sistem untuk mengakses teras IP dan daftar PHY Asli.
- Penerangan Daftar Kawalan dan Status 50GbE Menghuraikan daftar teras IP 50GbE.
Sejarah Semakan Dokumen
Jadual 6. Reka Bentuk Ethernet 50G Cthample Sejarah Semakan Panduan Pengguna
| tarikh | Lepaskan | Perubahan |
| 2019.04.03 | 17.0 | Menambahkan arahan untuk menjalankan simulasi Xcelium. |
|
2017.11.08 |
17.0 |
Pautan ditambahkan ke KDB Answer yang menyediakan penyelesaian untuk potensi kegelisahan pada peranti Intel Arria® 10 disebabkan oleh PLL ATX yang mengalir dalam teras IP.
Rujuk kepada Menjana Reka Bentuk Cthample di halaman 7 dan Menyusun dan Mengkonfigurasi Reka Bentuk Cthample dalam Perkakasan di muka surat 10. Reka bentuk ini exampPanduan pengguna belum dikemas kini untuk mencerminkan Nota: perubahan kecil dalam penjanaan reka bentuk dalam keluaran Intel Quartus Prime lebih lewat daripada keluaran perisian Intel Quartus Prime v17.0. |
| 2017.05.08 | 17.0 | Keluaran awam awal. |
Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
Dokumen / Sumber
 |
intel 50G Ethernet Design Example [pdf] Panduan Pengguna Reka Bentuk Ethernet 50G Cthample, 50G, Reka Bentuk Ethernet Cthample, Reka Bentuk Example |
