Intel 50G Ethernet Design Example
50GbE Rapida Komenca Gvidilo
La 50GbE IP-kerno disponigas simulan testbenkon kaj aparatardezajnon ekzample kiu subtenas kompilon kaj aparatartestadon. Kiam vi generas la dezajnon ekzample, la parametra redaktilo aŭtomate kreas la filenecesas simuli, kompili kaj testi la dezajnon en aparataro. Vi povas elŝuti la kompilitan aparatardezajnon al Arria 10 GT-aparato.
Notu: Ĉi tiu dezajno ekzample celas la Arria 10 GT-aparaton kaj postulas 25G-retempigilon. Bonvolu kontakti vian Intel FPGA-reprezentanton por demandi pri platformo taŭga por funkcii ĉi tiun aparataron ekzample. En kelkaj kazoj prunto de taŭga aparataro povas esti havebla. Krome, Intel disponigas nur kompilaĵon ekzample projekto, kiun vi povas uzi por rapide taksi IP-kernan areon kaj tempon.
Figuro 1. Dezajno Ekzample Uzado
Intel Corporation. Ĉiuj rajtoj rezervitaj. Intel, la Intel-emblemo kaj aliaj Intel-markoj estas varmarkoj de Intel Corporation aŭ ĝiaj filioj. Intel garantias agadon de siaj FPGA kaj duonkonduktaĵoj laŭ nunaj specifoj konforme al la norma garantio de Intel, sed rezervas la rajton fari ŝanĝojn al ajnaj produktoj kaj servoj iam ajn sen avizo. Intel supozas neniun respondecon aŭ respondecon de la apliko aŭ uzo de ajna informo, produkto aŭ servo priskribita ĉi tie krom kiel eksplicite konsentite skribe de Intel. Intel-klientoj estas konsilitaj akiri la lastan version de aparato-specifoj antaŭ ol fidi je ajnaj publikigitaj informoj kaj antaŭ ol fari mendojn por produktoj aŭ servoj. *Aliaj nomoj kaj markoj povas esti postulataj kiel posedaĵo de aliaj.
Dezajno Ekzample Directory Strukturo
Figuro 2. 50GbE Design Example Directory Strukturo
La aparataro agordo kaj testo files (la hardvardezajno ekzample) situas enample_dir>/hardware_test_design. La simulado files (testbenko nur por simulado) troviĝas enample_dir>/ ekzample_testbench.La kompil-nur dezajno ekzample situas enample_dir>/compilation_test_design.
Simulado Dezajno Ekzample Komponantoj
Figuro 3. 50GbE Simulation Design Example Blokdiagramo
La simulado ekzample dezajna plej alta nivelo testo file estas basic_avl_tb_top.sv Ĉi tio file instantiigas kaj ligas ATX PLL. Ĝi inkluzivas taskon send_packets_50g_avl por sendi kaj ricevi 10 pakaĵojn.
Tablo 1. 50GbE IP Core Testbench File Priskriboj
| File Nomo | Priskribo |
| Testbenko kaj Simulado Files | |
| basic_avl_tb_top.sv | Altnivela testbenko file. La testbenko instancas la DUT kaj prizorgas Verilog HDL-taskojn por generi kaj akcepti pakaĵojn. |
| Testbenkaj Skriptoj | |
| run_vsim.do | La ModelSim-skripto por ruli la testbenkon. |
| run_vcs.sh | La Synopsys VCS-skripto por ruli la testbenkon. |
| run_ncsim.sh | La Cadence NCSim-skripto por ruli la testbenkon. |
| run_xcelium.sh | La skripto Cadence Xcelium* por ruli la testbenkon. |
rdware Dezajno Ekzample Komponantoj
Figuro 4. 50GbE Aparataro Dezajno Ekzample Altnivela Blokdiagramo
La 50GbE aparatara dezajno ekzample inkluzivas la jenajn komponantojn
- 50GbE IP-kerno.
- Klienta logiko kiu kunordigas la programadon de la IP-kerno kaj pakaĵgeneracio.
- ATX PLL por stiri la aparatojn transceiving-kanaloj.
- IOPLL por generi 100 MHz-horloĝon de 50 MHz-enirhorloĝo ĝis la hardvardezajno ekzample.
- JTAG regilo kiu komunikas kun la Sistemkonzolo. Vi komunikas kun la klienta logiko per la Sistema Konzolo.
Tablo 2. 50GbE IP Kerna Aparataro Dezajno Ekzample File Priskriboj
| File Nomoj | Priskribo |
| eth_ex_50g.qpf | Projekto Quartus Prime file |
| eth_ex_50g.qsf | Quartus-projektaj agordoj file |
| eth_ex_50g.sdc | Synopsys Dezajnaj Limoj file. Vi povas kopii kaj modifi ĉi tion file por via propra dezajno de 50GbE. |
| daŭrigis… | |
50GbE Rapida Komenca Gvidilo
| File Nomoj | Priskribo |
| eth_ex_50g.v | Altnivela Verilog HDL-dezajno ekzample file |
| komuna/ | Aparataro dezajno ekzample support files |
| hwtest/main.tcl | Ĉefa file por aliri Sistemkonzolon |
Generante la Dezajnon Ekzample
Figuro 5. Proceduro
Figuro 6. Ekzample Dezajna langeto en la 50GbE Parametro-Redaktilo
Sekvu ĉi tiujn paŝojn por generi la aparatan dezajnon ekzample kaj testbenko
- Depende de ĉu vi uzas la programaron Intel Quartus® Prime Pro Edition aŭ la programaron Intel Quartus Prime Standard Edition, faru unu el la sekvaj agoj: En la Intel Quartus Prime Pro Edition, alklaku File ➤ Nova Projekta Sorĉisto por krei novan projekton Quartus Prime, aŭ File ➤ Malfermu Projekton por malfermi ekzistantan Quartus Prime-projekton. La sorĉisto petas vin specifi aparaton. En la programaro Intel Quartus Prime Standard Edition, en la IP Katalogo (Iloj IP Katalogo), elektu la cel-aparatan familion Arria 10.
- En la IP Katalogo, lokalizu kaj elektu 50G Ethernet. Aperas la fenestro Nova IP Vario.
- Indiku plej altan nomon por via IP-vario kaj alklaku OK. La parametra redaktilo aldonas la plej altan nivelon .qsys (en Intel Quartus Prime Standard Edition) aŭ .ip (en Intel Quartus Prime Pro Edition) file al la nuna projekto aŭtomate. Se vi estas petata permane aldoni la .qsys aŭ .ip file al la projekto, alklaku Projekto ➤ Aldoni/Forigi Files en Projekto por aldoni la file.
- En la programaro Intel Quartus Prime Standard Edition, vi devas elekti specifan aparaton Arria 10 en la kampo Aparato, aŭ konservi la defaŭltan aparaton, kiun proponas la programaro Quartus Prime.
Notu: La aparataro-dezajno ekzample anstataŭigas la elekton per la aparato sur la cela tabulo. Vi specifu la celtabulo el la menuo de dezajno ekzample opcioj en la Ekzample Dezajno langeto (Paŝo 8). - Klaku OK. La parametra redaktilo aperas.
- Sur la IP-langeto, specifu la parametrojn por via IP-kernvario.
- Sur la Eksample Dezajno langeto, por Ekzample Dezajno Files, elektu la opcion Simulado por generi la testbenkon, kaj elektu la opcion Sintezo por generi la aparatan dezajnon eksample. Nur Verilog HDL files estas generitaj.
Notu: Funkcia VHDL IP-kerno ne haveblas. Specifu Verilog HDL nur, por via IP-kerndezajno ekzample. - Por Hardware Board elektu la Arria 10 GX Transceiver Signal Integrity Development Kit.
Notu: Kontaktu vian reprezentanton de Intel FPGA por informoj pri platformo taŭga por funkcii ĉi tiun aparataron ekzample. - Alklaku la Genera Example Dezajno butono. La Elektita Ekzampla fenestro de Design Directory aperas.
- Se vi volas modifi la dezajnon ekzample-dosierujo vojo aŭ nomo de la defaŭltaj montrataj (alt_e50_0_example_design), foliumu al la nova vojo kaj tajpu la novan dezajnon ekzample dosierujo nomo (ample_dir>).
- Klaku OK.
- Referu al la KDB-Respondo Kiel mi kompensas la tremon de PLL-kaskada aŭ nediligenta horloĝa vojo por Arria 10 PLL-referenca horloĝo? por solvo vi devus apliki en la dosierujo hardware_test_design en la .sdc file.
Notu: Vi devas konsulti ĉi tiun KDB-Respondon ĉar la RX-vojo en la 50GbE IP-kerno inkluzivas kaskaditajn PLL-ojn. Sekve, la IP-kernhorloĝoj povus sperti plian tremoron en Arria 10-aparatoj. Ĉi tiu KDB-Respondo klarigas la programeldonojn en kiuj la solvo estas necesa.
Rilataj Informoj
KDB Respondo: Kiel mi kompensas por la tremo de PLL-kaskada aŭ nediligenta horloĝa vojo por Arria 10 PLL-referenca horloĝo?
Simulante la 50GbE Design Example Testbench
Figuro 7. Proceduro
Sekvu ĉi tiujn paŝojn por simuli la testbenkon
- Ŝanĝu al la testbenka simuladosierujoample_dir>/ ekzample_testbench.
- Rulu la simulan skripton por la subtenata simulilo de via elekto. La skripto kompilas kaj funkciigas la testbenkon en la simulilo. Rigardu la tabelon "Paŝoj por Simuli la Testbenkon".
- Analizu la rezultojn. La sukcesa testbenko sendas dek pakaĵetojn, ricevas dek pakaĵetojn kaj montras "Testbench kompleta".
Tablo 3. Paŝoj por Simuli la Testbenkon
| Simulilo | Instrukcioj |
| ModelSim | En la komandlinio, tajpu vsim -do run_vsim.do
Se vi preferas simuli sen aperigi la ModelSim GUI, tajpu vsim -c -do run_vsim.do Notu: La simulilo ModelSim* - Intel FPGA Edition ne havas la kapablon simuli ĉi tiun IP-kernon. Vi devas uzi alian subtenatan ModelSim-simulilon kiel ModelSim SE. |
| NCSim | En la komandlinio, tajpu sh run_ncsim.sh |
| VCS | En la komandlinio, tajpu sh run_vcs.sh |
| Xcelium | En la komandlinio, tajpu sh run_xcelium.sh |
La sukcesa testkuro montras produktaĵon konfirmantan la sekvan konduton
- Atendante ke RX-horloĝo ekloĝu
- Presanta PHY-statuson
- Sendante 10 paketojn
- Ricevante 10 pakaĵojn
- Montrante "Testbenko kompleta."
La sekva sampla eligo ilustras sukcesan simulan teston
- #Ref-horloĝo funkcias je 625 MHz do tutaj nombroj povas uzi por ĉiuj horloĝperiodoj.
- #Multobligu raportitajn frekvencojn per 33/32 por akiri realajn horloĝajn frekvencojn.
- #Atendante RX-vicigon
- #RX deskew ŝlosita
- #RX-lena vicigo ŝlosita
- #TX ebligita
- #**Sendante Pakon 1...
- #**Sendante Pakon 2...
- #**Sendante Pakon 3...
- #**Sendante Pakon 4...
- #**Sendante Pakon 5...
- #**Sendante Pakon 6...
- #**Sendante Pakon 7...
- #** Ricevita Pako 1...
- #**Sendante Pakon 8...
- #** Ricevita Pako 2...
- #**Sendante Pakon 9...
- #** Ricevita Pako 3...
- #**Sendante Pakon 10...
- #** Ricevita Pako 4...
- #** Ricevita Pako 5...
- #** Ricevita Pako 6...
- #** Ricevita Pako 7...
- #** Ricevita Pako 8...
- #** Ricevita Pako 9...
- #** Ricevita Pako 10...
- #**
- #** Testbenko kompleta.
- #**
- #********************************************
Kompilado kaj Agordo de la Dezajno Ekzample en Aparataro
Por kompili la aparatardezajnon ekzample kaj agordu ĝin sur via Arria 10 GT-aparato, sekvu ĉi tiujn paŝojn
- Certigu aparatardezajnon ekzampla generacio estas kompleta.
- En la programaro Intel Quartus Prime, malfermu la projekton Intel Quartus Primeample_dir>/hardware_test_design/eth_ex_50g.qpf.
- Antaŭ ol kompili, certigu, ke vi efektivigis la solvon de la KDB-Respondo. Kiel mi kompensas la tremon de PLL-kaskada aŭ nediligenta horloĝa vojo por Arria 10 PLL-referenca horloĝo? se gravas por via programara eldono.
- En la Pretigo-menuo, alklaku Komencu Kompiladon.
- Post kiam vi generas SRAM-objekton file .sof, sekvu ĉi tiujn paŝojn por programi la aparatardezajnon ekzample sur la Arria 10-aparato:
- En la menuo Iloj, alklaku Programisto.
- En la Programisto, alklaku Aparataro.
- Elektu programan aparaton.
- Elektu kaj aldonu la tabulon Arria 10 GT kun 25G-retempigilo al via sesio de Intel Quartus Prime.
- Certigu, ke Reĝimo estas agordita al JTAG.
- Elektu la Arria 10-aparaton kaj alklaku Aldoni Aparato. La Programisto montras blokodiagramon de la konektoj inter la aparatoj sur via tabulo.
- En la vico kun via .sof, marku la skatolon por la .sof.
- Marku la skatolon en la kolumno Programo/Agordu.
- Klaku Komencu
Notu: Ĉi tiu dezajno ekzample celas la Arria 10 GT-aparaton. Bonvolu kontakti vian Intel FPGA-reprezentanton por demandi pri platformo taŭga por funkcii ĉi tiun aparataron ekzample
Rilataj Informoj
- KDB Respondo: Kiel mi kompensas por la tremo de PLL-kaskada aŭ nediligenta horloĝa vojo por Arria 10 PLL-referenca horloĝo?
- Pliiga Kompilo por Hierarkia kaj Team-Bazita Dezajno
- Programado de Intel FPGA-Aparatoj
Testante la 50GbE-Aparataro-Dezajno Ekzample
Post kiam vi kompilos la 50GbE IP-kerndezajnon ekzample kaj agordi ĝin sur via Arria 10 GT-aparato, vi povas uzi la Sistemkonzolon por programi la IP-kernon kaj ĝiajn enigitajn Denaskajn PHY IP-kernregistrojn. Por ŝalti la Sistemkonzolon kaj testi la aparatardezajnon ekzample, sekvu ĉi tiujn paŝojn:
- Post la aparataro dezajno ekzample estas agordita sur la Arria 10-aparato, en la programaro Intel Quartus Prime, en la menuo Iloj, alklaku Sistemajn Sencimigajn Ilojn ➤ Sistemkonzolo.
- En la panelo Tcl Console, tajpu cd hwtest por ŝanĝi dosierujonample_dir>/hardware_test_design/hwtest.
- Tajpu fonto main.tcl por malfermi konekton al la JTAG majstro.
Vi povas programi la IP-kernon kun la sekva dezajno ekzample ordonas
- chkphy_status: Montras la horloĝfrekvencojn kaj PHY-ŝlosan staton.
- start_pkt_gen: Lanĉas la pakgeneratoron.
- stop_pkt_gen: Haltas la pakgeneratoron.
- loop_on: Ŝaltas internan serian loopback
- loop_off: Malŝaltas internan serian loopback.
- reg_legi : Resendas la IP-kernregistran valoron je .
- reg_skribi : Skribas al la IP-kerna registro ĉe adreso .
Rilataj Informoj
- 50GbE Dezajno Eksample Registroj sur paĝo 13 Registri mapon por aparatardezajno ekzample.
- Analizado kaj Sencimigado de Desegnoj kun Sistema Konzolo
Dezajno Ekzample Priskribo
La dezajno ekzample pruvas la funkciojn de la 50GbE-kerno kun transceiver-interfaco konforma al la IEEE 802.3ba norma CAUI-4-specifo. Vi povas generi la dezajnon de la Eksample Dezajno langeto en la 50GbE parametroredaktilo. Por generi la dezajnon ekzample, vi unue devas agordi la parametrajn valorojn por la IP-kernvario, kiun vi intencas generi en via fina produkto. Generante la dezajnon ekzample kreas kopion de la IP-kerno; la testbenko kaj aparataro dezajno ekzampvi uzu ĉi tiun variaĵon kiel la DUT. Se vi ne agordas la parametrajn valorojn por la DUT por kongrui kun la parametraj valoroj en via fina produkto, la dezajno eksampla vi generas ne ekzercas la IP-kernan varion, kiun vi intencas.
Notu: La testbenko montras bazan teston de la IP-kerno. Ĝi ne celas esti anstataŭaĵo por plena kontrola medio. Vi devas fari pli ampleksan konfirmon de via propra 50GbE-dezajno en simulado kaj en aparataro.
Rilataj Informoj
Intel Arria® 10 50Gbps Ethernet IP Core Uzantgvidilo
Dezajno Ekzample Konduto
La testbenko sendas trafikon tra la IP-kerno, ekzercante la elsendan flankon kaj ricevan flankon de la IP-kerno. En la aparataro dezajno ekzample, vi povas programi la IP-kernon en interna seria loopback-reĝimo kaj generi trafikon sur la elsenda flanko kiu loops reen tra la riceva flanko.
Dezajno Ekzample Interfaco Signaloj
La testbenko de 50GbE estas memstara kaj ne postulas, ke vi vetu iujn ajn enigajn signalojn.
Tablo 4. 50GbE Aparataro Dezajno Ekzample Interfaco Signaloj
| Signalo | Direkto | Komentoj |
|
clk50 |
Enigo |
Vetu je 50 MHz. La intenco estas veturi ĉi tion de 50 Mhz-oscilatoro sur la tabulo. |
| clk_ref | Enigo | Vetu ĉe 644.53125 MHz. |
|
cpu_resetn |
Enigo |
Restarigas la IP-kernon. Aktiva malalta. Veturas la tutmondan malmolan restarigon csr_reset_n al la IP-kerno. |
| daŭrigis… | ||
Intel Corporation. Ĉiuj rajtoj rezervitaj. Intel, la Intel-emblemo kaj aliaj Intel-markoj estas varmarkoj de Intel Corporation aŭ ĝiaj filioj. Intel garantias rendimenton de siaj FPGA kaj duonkonduktaĵoproduktoj laŭ nunaj specifoj konforme al la norma garantio de Intel, sed rezervas la rajton fari ŝanĝojn al ajnaj produktoj kaj servoj iam ajn sen avizo. Intel supozas neniun respondecon aŭ respondecon de la apliko aŭ uzo de ajna informo, produkto aŭ servo priskribita ĉi tie krom kiel eksplicite konsentite skribe de Intel. Intel-klientoj estas konsilitaj akiri la lastan version de aparato-specifoj antaŭ ol fidi iun ajn publikigitan informon kaj antaŭ ol fari mendojn por produktoj aŭ servoj. *Aliaj nomoj kaj markoj povas esti postulataj kiel posedaĵo de aliaj.
| Signalo | Direkto | Komentoj |
| tx_serial[1:0] | Eligo | Transceiver PHY eligas seriajn datumojn. |
| rx_serial[1:0] | Enigo | Dissendilo PHY enigo seriajn datumojn. |
|
gvidita_uzanto[7:0] |
Eligo |
Statussignaloj. La aparataro-dezajno ekzample ligas ĉi tiujn bitojn por veturi LED-ojn sur la celtabulo. Individuaj bitoj reflektas la sekvajn signalvalorojn kaj horloĝkonduton:
• [0]: Ĉefa rekomencigita signalo al IP-kerno • [1]: Dividita versio de clk_ref • [2]: Dividita versio de clk50 • [3]: Dividita versio de 100 MHz-statusa horloĝo • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_preta |
Rilataj Informoj
Interfacoj kaj Signalaj Priskriboj Provizas detalajn priskribojn de la 50GbE IP-kernsignaloj kaj la interfacoj al kiuj ili apartenas.
50GbE Dezajno Eksample Registroj
Tablo 5. 50GbE Aparataro Dezajno Ekzample Registru Mapo
Listigas la memormapitajn registrointervalojn por la hardvardezajno ekzample. Vi aliras ĉi tiujn registrojn per la funkcioj reg_read kaj reg_write en la Sistemkonzolo.
| Vorta Ofseto | Registru Kategorio |
| 0x300–0x5FF | 50GbE IP-kernaj registroj. |
| 0x4000–0x4C00 | Arria 10 dinamikaj reagordaj registroj. Registra baza adreso estas 0x4000 por Leno 0 kaj 0x4400 por Leno 1. |
Rilataj Informoj
- Testante la 50GbE-Aparataro-Dezajno Ekzample sur paĝo 11 System Console-komandoj por aliri la IP-kernon kaj Denaskajn PHY-registrojn.
- 50GbE Kontrolo kaj Statuso Registro Priskriboj Priskribas la 50GbE IP-kernregistroj.
Historio de Revizio de Dokumentoj
Tablo 6. 50G Ethernet Design Example Uzantgvidilo Revizihistorio
| Dato | Liberigu | Ŝanĝoj |
| 2019.04.03 | 17.0 | Aldonita la komando por ruli Xcelium-simulaĵojn. |
|
2017.11.08 |
17.0 |
Aldonita ligo al KDB-Respondo, kiu provizas solvon por ebla tremo sur aparatoj Intel Arria® 10 pro kaskadaj ATX-PLL-oj en la IP-kerno.
Riferu al Generante la Dezajnon Ekzample sur paĝo 7 kaj Kompilante kaj Agordante la Dezajnon Ekzample en Aparataro sur paĝo 10. Ĉi tiu dezajno ekzampLa uzantgvidilo ne estis ĝisdatigita por reflekti Notu: malgrandaj ŝanĝoj en dezajnogeneracio en Intel Quartus Prime eldonoj poste ol la Intel Quartus Prime softvareldono v17.0. |
| 2017.05.08 | 17.0 | Komenca publika liberigo. |
Intel Corporation. Ĉiuj rajtoj rezervitaj. Intel, la Intel-emblemo kaj aliaj Intel-markoj estas varmarkoj de Intel Corporation aŭ ĝiaj filioj. Intel garantias agadon de siaj FPGA kaj duonkonduktaĵoj laŭ nunaj specifoj konforme al la norma garantio de Intel, sed rezervas la rajton fari ŝanĝojn al ajnaj produktoj kaj servoj iam ajn sen avizo. Intel supozas neniun respondecon aŭ respondecon de la apliko aŭ uzo de ajna informo, produkto aŭ servo priskribita ĉi tie krom kiel eksplicite konsentite skribe de Intel. Intel-klientoj estas konsilitaj akiri la lastan version de aparato-specifoj antaŭ ol fidi je ajnaj publikigitaj informoj kaj antaŭ ol fari mendojn por produktoj aŭ servoj. *Aliaj nomoj kaj markoj povas esti postulataj kiel posedaĵo de aliaj.
Dokumentoj/Rimedoj
 |
Intel 50G Ethernet Design Example [pdf] Uzantogvidilo 50G Ethernet Design Example, 50G, Ethernet Design Example, Design Example |
