Intel 50G Ethernet Design Example
50 GbE Gyors üzembe helyezési útmutató
Az 50 GbE IP mag szimulációs tesztpadot és hardvertervezést biztosít, plample, amely támogatja a fordítást és a hardver tesztelését. Amikor létrehozza a tervet, plample, a paraméterszerkesztő automatikusan létrehozza a files szükséges a tervezés szimulálásához, fordításához és hardveres teszteléséhez. Az összeállított hardverterv letölthető Arria 10 GT készülékre.
Jegyzet: Ez a design plampA le az Arria 10 GT eszközt célozza meg, és 25G-s időmérőt igényel. Kérjük, lépjen kapcsolatba az Intel FPGA képviselőjével, és érdeklődjön a hardver futtatására alkalmas platformról, plample. Egyes esetekben megfelelő hardver kölcsönözhető. Ezen kívül az Intel egy csak összeállításra alkalmas example projekt, amellyel gyorsan megbecsülheti az IP-mag területét és időzítését.
1. ábra Tervezés plample Használat
Intel Corporation. Minden jog fenntartva. Az Intel, az Intel logó és más Intel védjegyek az Intel Corporation vagy leányvállalatai védjegyei. Az Intel szavatolja, hogy FPGA és félvezető termékei az aktuális specifikációknak megfelelő teljesítményt nyújtanak az Intel szabványos garanciájának megfelelően, de fenntartja a jogot, hogy bármely terméket és szolgáltatást előzetes értesítés nélkül módosítson. Az Intel nem vállal semmilyen felelősséget vagy kötelezettséget az itt leírt információk, termékek vagy szolgáltatások alkalmazásából vagy használatából eredően, kivéve az Intel által kifejezetten írásban jóváhagyott eseteket. Az Intel ügyfeleinek azt tanácsoljuk, hogy szerezzék be az eszközspecifikációk legfrissebb verzióját, mielőtt bármilyen közzétett információra hagyatkoznának, és mielőtt megrendelnék termékeket vagy szolgáltatásokat. *Más nevek és márkák mások tulajdonát képezhetik.
Tervezés plample Directory Structure
2. ábra 50GbE tervezési plample Directory Structure
A hardver konfigurációja és tesztje files (a hardvertervezés plample) találhatókample_dir>/hardware_test_design. A szimuláció files (csak szimulációs tesztpad) találhatókample_dir>/ plample_testbench.A csak összeállításra szánt design plample találhatóample_dir>/compilation_test_design.
Szimulációs tervezés plample Alkatrészek
3. ábra 50GbE szimulációs tervezés plample Blokkdiagram
A szimuláció plample design felső szintű teszt file is basic_avl_tb_top.sv Ez file példányosít és csatlakoztat egy ATX PLL-t. Tartalmazza a send_packets_50g_avl feladatot 10 csomag küldésére és fogadására.
1. táblázat. 50 GbE IP Core tesztpad File Leírások
| File Név | Leírás |
| Tesztpad és szimuláció Files | |
| basic_avl_tb_top.sv | Csúcsszintű próbapad file. A tesztpad példányosítja a DUT-t, és Verilog HDL feladatokat futtat a csomagok generálásához és elfogadásához. |
| Testbench Scripts | |
| run_vsim.do | A ModelSim szkript a tesztpad futtatásához. |
| run_vcs.sh | A Synopsys VCS szkript a tesztpad futtatásához. |
| run_ncsim.sh | A Cadence NCSim parancsfájl a tesztpad futtatásához. |
| run_xcelium.sh | A Cadence Xcelium* szkript a tesztpad futtatásához. |
rdware tervezés plample Alkatrészek
4. ábra. 50GbE hardvertervezés plample magas szintű blokkdiagram
Az 50GbE hardvertervezés plample a következő összetevőket tartalmazza
- 50 GbE IP mag.
- Kliens logika, amely koordinálja az IP mag és a csomaggenerálás programozását.
- ATX PLL az eszköz adó-vevő csatornáinak meghajtásához.
- Az IOPLL 100 MHz-es órajelet generál 50 MHz-es bemeneti órajelről a hardvertervezésreample.
- JTAG vezérlő, amely a rendszerkonzollal kommunikál. A rendszerkonzolon keresztül kommunikál a kliens logikával.
2. táblázat: 50 GbE IP Core hardvertervezés plample File Leírások
| File Nevek | Leírás |
| eth_ex_50g.qpf | Quartus Prime projekt file |
| eth_ex_50g.qsf | Quartus projekt beállításai file |
| eth_ex_50g.sdc | A Synopsys tervezési korlátai file. Ezt másolhatja és módosíthatja file saját 50GbE tervezéshez. |
| folytatás… | |
50 GbE Gyors üzembe helyezési útmutató
| File Nevek | Leírás |
| eth_ex_50g.v | Csúcsszintű Verilog HDL design plample file |
| közös/ | Hardver tervezés plample support files |
| hwtest/main.tcl | Fő file a System Console eléréséhez |
A Design Ex létrehozásaample
5. ábra Eljárás
6. ábra Plample Design fület az 50GbE paraméterszerkesztőben
Kövesse ezeket a lépéseket a hardverterv létrehozásához, plample és tesztpad
- Attól függően, hogy az Intel Quartus® Prime Pro Edition szoftvert vagy az Intel Quartus Prime Standard Edition szoftvert használja, hajtsa végre a következő műveletek egyikét: Az Intel Quartus Prime Pro Edition szoftverben kattintson a File ➤ Új projekt varázsló új Quartus Prime projekt létrehozásához, vagy File ➤ Nyissa meg a Projektet egy meglévő Quartus Prime projekt megnyitásához. A varázsló kéri, hogy adjon meg egy eszközt. Az Intel Quartus Prime Standard Edition szoftver IP-katalógusában (Tools IP Catalog) válassza ki az Arria 10 céleszközcsaládot.
- Az IP-katalógusban keresse meg és válassza ki az 50G Ethernetet. Megjelenik az Új IP-változat ablak.
- Adja meg az IP-változat legfelső szintű nevét, majd kattintson az OK gombra. A paraméterszerkesztő hozzáadja a legfelső szintű .qsys-t (Intel Quartus Prime Standard Edition-ben) vagy .ip-t (Intel Quartus Prime Pro Edition-ben). file automatikusan az aktuális projekthez. Ha a rendszer kéri a .qsys vagy az .ip kézi hozzáadását file a projekthez kattintson a Projekt ➤ Hozzáadás/eltávolítás elemre Files a Projectben, hogy hozzáadja a file.
- Az Intel Quartus Prime Standard Edition szoftverben ki kell választania egy adott Arria 10 eszközt az Eszköz mezőben, vagy meg kell tartania a Quartus Prime szoftver által javasolt alapértelmezett eszközt.
Jegyzet: A hardver tervezés plample felülírja a kijelölést a céltáblán lévő eszközzel. A céltáblát a tervezés menüjéből adja meg plampopciók az Example Tervezés lapon (8. lépés). - Kattintson az OK gombra. Megjelenik a paraméterszerkesztő.
- Az IP lapon adja meg az IP-magváltozat paramétereit.
- Az Example Design fül, plample Design Files, válassza a Szimuláció lehetőséget a tesztpad létrehozásához, és válassza a Szintézis lehetőséget a hardverterv létrehozásához, pl.ample. Csak Verilog HDL files keletkeznek.
Jegyzet: Nem áll rendelkezésre működőképes VHDL IP mag. Csak a Verilog HDL-t adja meg az IP-mag kialakításához, plample. - A hardverlaphoz válassza az Arria 10 GX adó-vevő jelintegritás-fejlesztő készletet.
Jegyzet: Forduljon az Intel FPGA képviselőjéhez, ha szeretne tájékoztatást kapni a hardver futtatására alkalmas platformról, plample. - Kattintson a Generate Example Design gomb. A Select ExampMegjelenik a Design Directory ablak.
- Ha módosítani szeretné a tervezést, plample könyvtár elérési útja vagy neve a megjelenített alapértelmezett értékekből (alt_e50_0_example_design), tallózzon az új elérési útra, és írja be az új designt, plample könyvtárnév (ample_dir>).
- Kattintson az OK gombra.
- Olvassa el a KDB-választ Hogyan kompenzálhatom a PLL lépcsőzetes vagy nem dedikált órajel-útvonalának jitterét az Arria 10 PLL referencia órajelhez? A megoldáshoz alkalmazza a hardware_test_design könyvtárat az .sdc fájlban file.
Jegyzet: Olvassa el ezt a KDB-választ, mert az 50 GbE IP-mag RX-útvonala lépcsőzetes PLL-eket tartalmaz. Emiatt az IP-mag órajelei további remegést tapasztalhatnak az Arria 10 eszközökben. Ez a KDB-válasz tisztázza azokat a szoftverkiadásokat, amelyekben a kerülő megoldás szükséges.
Kapcsolódó információk
KDB válasz: Hogyan kompenzálhatom a PLL lépcsőzetes vagy nem dedikált órajelének jitterét az Arria 10 PLL referencia órajelhez?
Az 50GbE Design Ex. szimulációjaample Testbench
7. ábra Eljárás
Kövesse ezeket a lépéseket a próbapad szimulálásához
- Váltson át a testbench szimulációs könyvtárbaample_dir>/ plample_testbench.
- Futtassa a szimulációs szkriptet az Ön által választott támogatott szimulátorhoz. A szkript lefordítja és futtatja a tesztpadot a szimulátorban. Tekintse meg a „Tesztpad szimulálásának lépései” című táblázatot.
- Elemezze az eredményeket. A sikeres tesztpad tíz csomagot küld, tíz csomagot fogad, és a „Testbench kész” üzenet jelenik meg.
3. táblázat: A tesztpad szimulációjának lépései
| Szimulátor | Utasítás |
| ModelSim | A parancssorba írja be a vsim -do run_vsim.do parancsot
Ha a ModelSim grafikus felhasználói felület előhívása nélkül szeretne szimulálni, írja be: vsim -c -do run_vsim.do Jegyzet: A ModelSim* – Intel FPGA Edition szimulátor nem képes szimulálni ezt az IP-magot. Más támogatott ModelSim szimulátort kell használnia, például a ModelSim SE-t. |
| NCSim | A parancssorba írja be az sh run_ncsim.sh parancsot |
| VCS | A parancssorba írja be az sh run_vcs.sh parancsot |
| Xcelium | A parancssorba írja be az sh run_xcelium.sh parancsot |
A sikeres tesztfutás megjeleníti a kimenetet, amely megerősíti a következő viselkedést
- Várakozás az RX óra beállítására
- PHY állapot nyomtatása
- 10 csomag küldése
- 10 csomag fogadása
- A „Testbench complete” üzenet jelenik meg.
A következő sampA le kimenet egy sikeres szimulációs tesztfutást szemléltet
- A #Ref órajel 625 MHz-en fut, így az egész számok minden órajelhez használhatók.
- #Szorozza meg a jelentett frekvenciákat 33/32-vel, hogy megkapja a tényleges órajel-frekvenciákat.
- #Várakozás az RX-beállításra
- #RX ferdítés zárolva
- #RX sávbeállítás lezárva
- #TX engedélyezve
- #**1. csomag küldése…
- #**2. csomag küldése…
- #**3. csomag küldése…
- #**4. csomag küldése…
- #**5. csomag küldése…
- #**6. csomag küldése…
- #**7. csomag küldése…
- #** 1. csomag érkezett…
- #**8. csomag küldése…
- #** 2. csomag érkezett…
- #**9. csomag küldése…
- #** 3. csomag érkezett…
- #**10. csomag küldése…
- #** 4. csomag érkezett…
- #** 5. csomag érkezett…
- #** 6. csomag érkezett…
- #** 7. csomag érkezett…
- #** 8. csomag érkezett…
- #** 9. csomag érkezett…
- #** 10. csomag érkezett…
- #**
- #** A tesztpad kész.
- #**
- #********************************************
A Design Ex. összeállítása és konfigurálásaample a Hardverben
A hardverterv összeállításához plample és konfigurálja azt Arria 10 GT eszközén, kövesse ezeket a lépéseket
- Biztosítsa a hardver tervezését, plample generációja befejeződött.
- Az Intel Quartus Prime szoftverben nyissa meg az Intel Quartus Prime projektetample_dir>/hardware_test_design/eth_ex_50g.qpf.
- A fordítás előtt győződjön meg arról, hogy megvalósította a KDB megoldását. Válasz Hogyan kompenzálhatom a PLL lépcsőzetes vagy nem dedikált órajelének jitterét az Arria 10 PLL referenciaórához? ha a szoftver kiadása szempontjából releváns.
- A Feldolgozás menüben kattintson a Fordítás indítása parancsra.
- Miután létrehozta az SRAM objektumot file .sof, kövesse az alábbi lépéseket a hardverterv programozásához, plample az Arria 10 készüléken:
- Az Eszközök menüben kattintson a Programozó elemre.
- A Programozóban kattintson a Hardverbeállítás elemre.
- Válasszon ki egy programozó eszközt.
- Válassza ki és adja hozzá az Arria 10 GT kártyát 25G-s időkapcsolóval az Intel Quartus Prime munkamenetéhez.
- Győződjön meg arról, hogy a Mód beállítása JTAG.
- Válassza ki az Arria 10 eszközt, és kattintson az Eszköz hozzáadása gombra. A programozó megjeleníti a kártyán lévő eszközök közötti kapcsolatok blokkvázlatát.
- A .sof sorban jelölje be a .sof jelölőnégyzetet.
- Jelölje be a jelölőnégyzetet a Program/Configure oszlopban.
- Kattintson a Start gombra
Jegyzet: Ez a design plample az Arria 10 GT készüléket célozza meg. Kérjük, lépjen kapcsolatba az Intel FPGA képviselőjével, és érdeklődjön a hardver futtatására alkalmas platformról, plample
Kapcsolódó információk
- KDB válasz: Hogyan kompenzálhatom a PLL lépcsőzetes vagy nem dedikált órajel-útjának jitterét az Arria 10 PLL referencia órajelhez?
- Növekményes összeállítás hierarchikus és csapatalapú tervezéshez
- Intel FPGA eszközök programozása
Az 50 GbE hardvertervezés tesztelése Example
Miután összeállította az 50 GbE IP magtervezést, plample és konfigurálja azt Arria 10 GT eszközén, akkor a System Console segítségével programozhatja az IP magot és a beágyazott natív PHY IP magregisztereket. A rendszerkonzol bekapcsolásához és a hardvertervezés teszteléséhez plample, kövesse az alábbi lépéseket:
- A hardvertervezés után plample van konfigurálva az Arria 10 eszközön, az Intel Quartus Prime szoftver Eszközök menüjében kattintson a Rendszerhibakereső eszközök ➤ Rendszerkonzol elemre.
- A Tcl-konzol panelen írja be a cd hwtest parancsot a könyvtár módosításáhozample_dir>/hardware_test_design/hwtest.
- Írja be a source main.tcl-t a kapcsolat megnyitásához a JTAG fő.
Az IP magot a következő kialakítással programozhatja, plample parancsol
- chkphy_status: Megjeleníti az órafrekvenciákat és a PHY zárolási állapotát.
- start_pkt_gen: Elindítja a csomaggenerátort.
- stop_pkt_gen: Leállítja a csomaggenerátort.
- loop_on: Bekapcsolja a belső soros visszahurkolást
- loop_off: Kikapcsolja a belső soros visszacsatolást.
- reg_read : Az IP magregiszter értékét adja vissza .
- reg_write : Ír címen található IP alapregiszterbe .
Kapcsolódó információk
- 50GbE Design Example Regiszterek a 13. oldalon Regisztrációs térkép hardvertervezéshez plample.
- Tervek elemzése és hibakeresése System Console segítségével
Tervezés plample Leírás
A design plampA le bemutatja az IEEE 50ba szabvány CAUI-802.3 specifikációjának megfelelő adó-vevő interfésszel rendelkező 4 GbE mag funkcióit. A tervet az Example Design fület az 50GbE paraméterszerkesztőben. A terv elkészítéséhez plample, először be kell állítania a végtermékben generálni kívánt IP-magváltozat paraméterértékeit. A design generálása plample létrehoz egy másolatot az IP-magról; a próbapad és a hardver tervezés plampezt a variációt használjuk DUT-ként. Ha nem állítja be a DUT paraméterértékeit úgy, hogy azok megegyezzenek a végtermék paraméterértékeivel, a tervezés plampAz Ön által generált le nem használja a kívánt IP-magváltozatot.
Jegyzet: A tesztpad az IP-mag alapvető tesztjét mutatja be. Nem célja, hogy helyettesítse a teljes körű ellenőrzési környezetet. El kell végeznie a saját 50 GbE tervezésének részletesebb ellenőrzését szimulációban és hardverben.
Kapcsolódó információk
Intel Arria® 10 50 Gbps Ethernet IP Core felhasználói útmutató
Tervezés plample Behavior
A tesztpad az IP magon keresztül küldi a forgalmat, gyakorolva az IP mag adási és vételi oldalát. A hardver tervezésében plampLe, beprogramozhatja az IP magot belső soros visszacsatolási módba, és forgalmat generálhat az adási oldalon, amely visszahurkol a vételi oldalon.
Tervezés plample Interfész jelek
Az 50 GbE tesztpad önálló, és nem igényel semmilyen bemeneti jelet.
4. táblázat. 50GbE hardvertervezés plample Interfész jelek
| Jel | Irány | Megjegyzések |
|
clk50 |
Bemenet |
Hajtson 50 MHz-en. A cél az, hogy ezt egy 50 Mhz-es oszcillátorról hajtsák meg az alaplapon. |
| clk_ref | Bemenet | Hajtson 644.53125 MHz-en. |
|
cpu_resetn |
Bemenet |
Visszaállítja az IP magot. Aktív alacsony. A csr_reset_n globális hard reset-et az IP-maghoz hajtja. |
| folytatás… | ||
Intel Corporation. Minden jog fenntartva. Az Intel, az Intel logó és más Intel védjegyek az Intel Corporation vagy leányvállalatai védjegyei. Az Intel szavatolja FPGA és félvezető termékeinek aktuális specifikációi szerinti teljesítményét, az Intel szabványos garanciájával összhangban, de fenntartja a jogot, hogy bármely terméket és szolgáltatást előzetes értesítés nélkül módosítson. Az Intel nem vállal felelősséget az itt leírt információk, termékek vagy szolgáltatások alkalmazásából vagy használatából eredően, kivéve, ha az Intel kifejezetten írásban beleegyezik. Az Intel ügyfeleinek azt tanácsoljuk, hogy szerezzék be az eszközspecifikációk legfrissebb verzióját, mielőtt bármilyen közzétett információra hagyatkoznának, és mielőtt megrendelnék termékeket vagy szolgáltatásokat. *Más nevek és márkák mások tulajdonát képezhetik.
| Jel | Irány | Megjegyzések |
| tx_serial[1:0] | Kimenet | Adó-vevő PHY kimeneti soros adatok. |
| rx_serial[1:0] | Bemenet | Adó-vevő PHY bemeneti soros adatok. |
|
user_led[7:0] |
Kimenet |
Állapotjelzések. A hardver tervezés plampA le ezeket a biteket a célkártya meghajtó LED-jeivel köti össze. Az egyes bitek a következő jelértékeket és órajel viselkedést tükrözik:
• [0]: Fő visszaállítási jel az IP magra • [1]: A clk_ref osztott változata • [2]: A clk50 osztott változata • [3]: A 100 MHz-es állapotóra osztott változata • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready |
Kapcsolódó információk
Interfészek és jelleírások Részletes leírást ad az 50 GbE IP magjelekről és azokról az interfészekről, amelyekhez tartoznak.
50GbE Design Example Regiszterek
5. táblázat. 50GbE hardvertervezés plample Regisztráció Térkép
Felsorolja a memórialeképezett regisztertartományokat a hardvertervezéshez, plample. Ezeket a regisztereket a rendszerkonzol reg_read és reg_write függvényeivel érheti el.
| Szóeltolás | Kategória regisztrálása |
| 0x300–0x5FF | 50 GbE IP magregiszterek. |
| 0x4000–0x4C00 | Arria 10 dinamikus újrakonfigurációs regiszter. A regisztráció alapcíme 0x4000 a 0-s sávban és 0x4400 az 1-es sávban. |
Kapcsolódó információk
- Az 50 GbE hardvertervezés tesztelése Example oldalszám: 11 System Console parancsok az IP mag és a natív PHY regiszterek eléréséhez.
- 50 GbE vezérlési és állapotregiszterek leírásai Az 50 GbE IP magregisztereket írja le.
Dokumentum felülvizsgálati előzmények
6. táblázat. 50G Ethernet tervezés Plample Felhasználói kézikönyv Revision History
| Dátum | Kiadás | Változások |
| 2019.04.03 | 17.0 | Hozzáadtuk az Xcelium szimulációk futtatásához szükséges parancsot. |
|
2017.11.08 |
17.0 |
Hozzáadott hivatkozás a KDB Answerhez, amely megoldást kínál az Intel Arria® 10 eszközökön az IP-magban lévő lépcsőzetes ATX PLL-ek miatti esetleges remegéshez.
Lásd A Design Ex létrehozásaample a 7. és a oldalon Összeállítása és A Design Ex konfigurálásaample a Hardverben a 10. oldalon. Ez a design plampA használati útmutatót nem frissítették ennek megfelelően Jegyzet: kisebb változtatások az Intel Quartus Prime kiadásoknál későbbi tervezési generációban, mint az Intel Quartus Prime szoftverkiadásnál v17.0. |
| 2017.05.08 | 17.0 | Első nyilvános kiadás. |
Intel Corporation. Minden jog fenntartva. Az Intel, az Intel logó és más Intel védjegyek az Intel Corporation vagy leányvállalatai védjegyei. Az Intel szavatolja, hogy FPGA és félvezető termékei az aktuális specifikációknak megfelelő teljesítményt nyújtanak az Intel szabványos garanciájának megfelelően, de fenntartja a jogot, hogy bármely terméket és szolgáltatást előzetes értesítés nélkül módosítson. Az Intel nem vállal semmilyen felelősséget vagy kötelezettséget az itt leírt információk, termékek vagy szolgáltatások alkalmazásából vagy használatából eredően, kivéve az Intel által kifejezetten írásban jóváhagyott eseteket. Az Intel ügyfeleinek azt tanácsoljuk, hogy szerezzék be az eszközspecifikációk legfrissebb verzióját, mielőtt bármilyen közzétett információra hagyatkoznának, és mielőtt megrendelnék termékeket vagy szolgáltatásokat. *Más nevek és márkák mások tulajdonát képezhetik.
Dokumentumok / Források
 |
Intel 50G Ethernet Design Example [pdf] Felhasználói útmutató 50G Ethernet tervezés plample, 50G, Ethernet Design Example, Design Example |
