intel 50G Ethernet Design Example

Vodič za hiter začetek 50GbE

Jedro 50GbE IP zagotavlja preskusno mizo za simulacijo in zasnovo strojne opreme nprampki podpira prevajanje in testiranje strojne opreme. Ko ustvarite načrt nprample, urejevalnik parametrov samodejno ustvari fileje potrebno za simulacijo, prevajanje in testiranje zasnove v strojni opremi. Prevedeno zasnovo strojne opreme lahko prenesete v napravo Arria 10 GT.

Opomba: Ta oblika nprample cilja na napravo Arria 10 GT in zahteva 25G retimer. Obrnite se na predstavnika Intel FPGA in se pozanimajte o platformi, ki je primerna za izvajanje te strojne opremeample. V nekaterih primerih je na voljo izposoja ustrezne strojne opreme. Poleg tega Intel ponuja ex samo kompilacijoample projekt, ki ga lahko uporabite za hitro oceno osrednjega območja IP in časa.

Slika 1. Dizajn Example Uporaba

Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve. *Druga imena in blagovne znamke so lahko last drugih.

Oblikovanje Example Struktura imenika

Slika 2. Zasnova 50GbE Example Struktura imenika

Konfiguracija in preizkus strojne opreme files (zasnova strojne opreme nprample) se nahajajo vample_dir>/hardware_test_design. Simulacija files (samo preskusna miza za simulacijo) se nahajajo vample_dir>/ prample_testbench. Zasnova samo za kompilacijo nprample se nahaja vample_dir>/compilation_test_design.

Oblikovanje simulacije Example Komponente

Slika 3. Zasnova simulacije 50GbE Exampblokovni diagram

Simulacija example design test najvišje ravni file je basic_avl_tb_top.sv To file instancira in poveže ATX PLL. Vključuje nalogo send_packets_50g_avl za pošiljanje in prejemanje 10 paketov.

Tabela 1. Preizkusno okolje 50GbE IP Core File Opisi

File Ime	Opis
Testna miza in simulacija Files
osnovni_avl_tb_top.sv	Testna miza najvišje ravni file. Testna miza ustvari primerek DUT in zažene naloge Verilog HDL za ustvarjanje in sprejemanje paketov.
Skripte testnega orodja
run_vsim.do	Skript ModelSim za zagon preskusne naprave.
run_vcs.sh	Skript Synopsys VCS za zagon preskusne naprave.
run_ncsim.sh	Skript Cadence NCSim za zagon preskusne naprave.
run_xcelium.sh	Skript Cadence Xcelium* za zagon preskusne naprave.

rdware Design Example Komponente

Slika 4. Zasnova strojne opreme 50GbE Primerample blokovni diagram visoke ravni

Zasnova strojne opreme 50GbE nprample vključuje naslednje komponente

• 50GbE IP jedro.
• Odjemalska logika, ki usklajuje programiranje jedra IP in generiranje paketov.
• ATX PLL za pogon sprejemno-sprejemnih kanalov naprave.
• IOPLL za generiranje 100 MHz ure iz 50 MHz vhodne ure v zasnovo strojne opreme npr.ample.
• JTAG krmilnik, ki komunicira s sistemsko konzolo. Z logiko odjemalca komunicirate prek sistemske konzole.

Tabela 2. Zasnova jedrne strojne opreme 50GbE IP Example File Opisi

File Imena	Opis
eth_ex_50g.qpf	Projekt Quartus Prime file
eth_ex_50g.qsf	Nastavitve projekta Quartus file
eth_ex_50g.sdc	Omejitve oblikovanja Synopsys file. To lahko kopirate in spreminjate file za vaš lasten dizajn 50GbE.
nadaljevanje ...

Vodič za hiter začetek 50GbE

File Imena	Opis
eth_ex_50g.v	Verilog HDL design na najvišji ravni nprample file
skupno/	Oblikovanje strojne opreme nprample podpora files
hwtest/main.tcl	Glavni file za dostop do sistemske konzole

Ustvarjanje načrta Example

Slika 5. Postopek

Slika 6. Prample zavihek Design v urejevalniku parametrov 50GbE

Sledite tem korakom za ustvarjanje načrta strojne opreme nprample in testna miza

1. Odvisno od tega, ali uporabljate programsko opremo Intel Quartus® Prime Pro Edition ali programsko opremo Intel Quartus Prime Standard Edition, izvedite eno od naslednjih dejanj: V Intel Quartus Prime Pro Edition kliknite File ➤ Čarovnik za nov projekt za ustvarjanje novega projekta Quartus Prime, oz File ➤ Odpri projekt, da odprete obstoječi projekt Quartus Prime. Čarovnik vas pozove, da določite napravo. V programski opremi Intel Quartus Prime Standard Edition v katalogu IP (Tools IP Catalog) izberite družino ciljnih naprav Arria 10.
2. V katalogu IP poiščite in izberite 50G Ethernet. Prikaže se okno New IP Variation.
3. Določite ime najvišje ravni za svojo različico IP in kliknite V redu. Urejevalnik parametrov doda .qsys najvišje ravni (v Intel Quartus Prime Standard Edition) ali .ip (v Intel Quartus Prime Pro Edition) file na trenutni projekt samodejno. Če ste pozvani, da ročno dodate datoteko .qsys ali .ip file v projekt kliknite Projekt ➤ Dodaj/Odstrani Files v projektu, da dodate file.
4. V programski opremi Intel Quartus Prime Standard Edition morate v polju Naprava izbrati določeno napravo Arria 10 ali obdržati privzeto napravo, ki jo predlaga programska oprema Quartus Prime.
   Opomba: Zasnova strojne opreme nprample prepiše izbor z napravo na ciljni plošči. Ciljno ploščo določite v meniju za oblikovanje nprample možnosti v Example zavihek Oblikovanje (8. korak).
5. Kliknite OK. Prikaže se urejevalnik parametrov.
6. Na zavihku IP določite parametre za svojo različico jedra IP.
7. Na Example zavihek Oblikovanje, nprample Oblikovanje Files, izberite možnost Simulacija, da ustvarite preskusno napravo, in izberite možnost Sinteza, da ustvarite načrt strojne opreme npr.ample. Samo Verilog HDL files se ustvarijo.
   Opomba: Funkcionalno IP jedro VHDL ni na voljo. Določite samo Verilog HDL za svojo zasnovo jedra IP, nprample.
8. Za ploščo strojne opreme izberite razvojni komplet za celovitost signala oddajnika Arria 10 GX.
   Opomba: Za informacije o platformi, ki je primerna za izvajanje te strojne opreme, se obrnite na predstavnika Intel FPGAample.
9. Kliknite Generate Example Design gumb. Možnost Select ExampPrikaže se okno Design Directory.
10. Če želite spremeniti dizajn nprampdatotečna pot imenika ali ime iz prikazanih privzetih vrednosti (alt_e50_0_example_design), poiščite novo pot in vnesite nov dizajn nprampime imenika datoteke (ample_dir>).
11. Kliknite OK.
12. Glejte odgovor KDB. Kako kompenziram tresenje kaskadne PLL ali nenamenske ure za referenčno uro PLL Arria 10? za rešitev bi morali uporabiti v imeniku hardware_test_design v .sdc file.

Opomba: Morate prebrati ta odgovor KDB, ker pot RX v jedru IP 50GbE vključuje kaskadne PLL-je. Zato se lahko pri taktih jedra IP pojavi dodatno tresenje v napravah Arria 10. Ta odgovor KDB pojasnjuje izdaje programske opreme, v katerih je potrebna rešitev.

Povezane informacije
Odgovor KDB: Kako kompenziram tresenje kaskadne PLL ali nenamenske ure za referenčno uro PLL Arria 10?

Simulacija 50GbE Design Example Testbench

Slika 7. Postopek

Za simulacijo preskusne mize sledite tem korakom

1. Spremeni se v imenik simulacije preskusne napraveample_dir>/ prample_testbench.
2. Zaženite simulacijski skript za podprti simulator po vaši izbiri. Skript prevede in zažene testno mizo v simulatorju. Glejte tabelo »Koraki za simulacijo preskusne naprave«.
3. Analizirajte rezultate. Uspešna preskusna naprava pošlje deset paketov, prejme deset paketov in prikaže "Testbench complete."

Tabela 3. Koraki za simulacijo testne mize

Simulator	Navodila
ModelSim	V ukazno vrstico vnesite vsim -do run_vsim.do Če želite simulirati, ne da bi prikazali GUI ModelSim, vnesite vsim -c -do run_vsim.do Opomba: Simulator ModelSim* – Intel FPGA Edition nima zmogljivosti za simulacijo tega jedra IP. Uporabiti morate drug podprt simulator ModelSim, kot je ModelSim SE.
NCSim	V ukazno vrstico vnesite sh run_ncsim.sh
VCS	V ukazno vrstico vnesite sh run_vcs.sh
Xcelium	V ukazno vrstico vnesite sh run_xcelium.sh

Uspešen preskusni zagon prikaže izhod, ki potrjuje naslednje vedenje

1. Čakam, da se ura RX poravna
2. Tiskanje stanja PHY
3. Pošiljanje 10 paketov
4. Prejem 10 paketov
5. Prikaz "Testbench complete."

Naslednji sampIzhod datoteke ponazarja uspešen preskus simulacije

• #Ref takt deluje pri 625 MHz, tako da se lahko cela števila uporabljajo za vsa urna obdobja.
• #Pomnožite prijavljene frekvence s 33/32, da dobite dejanske taktne frekvence.
• #Čakanje na RX poravnavo
• Poravnava #RX zaklenjena
• #RX poravnava voznega pasu zaklenjena
• #TX omogočeno
• #**Pošiljanje paketa 1…
• #**Pošiljanje paketa 2…
• #**Pošiljanje paketa 3…
• #**Pošiljanje paketa 4…
• #**Pošiljanje paketa 5…
• #**Pošiljanje paketa 6…
• #**Pošiljanje paketa 7…
• #**Prejet paket 1…
• #**Pošiljanje paketa 8…
• #**Prejet paket 2…
• #**Pošiljanje paketa 9…
• #**Prejet paket 3…
• #**Pošiljanje paketa 10…
• #**Prejet paket 4…
• #**Prejet paket 5…
• #**Prejet paket 6…
• #**Prejet paket 7…
• #**Prejet paket 8…
• #**Prejet paket 9…
• #**Prejet paket 10…
• #**
• #** Testna miza končana.
• #**
• #****************************************

Prevajanje in konfiguriranje načrta Example v strojni opremi

Za sestavljanje načrta strojne opreme nprample in jo konfigurirajte na svoji napravi Arria 10 GT, sledite tem korakom

1. Zagotovite načrt strojne opreme nprample generacija je končana.
2. V programski opremi Intel Quartus Prime odprite projekt Intel Quartus Primeample_dir>/hardware_test_design/eth_ex_50g.qpf.
3. Pred prevajanjem se prepričajte, da ste uvedli rešitev iz odgovora KDB. Kako kompenziram tresenje kaskadne PLL ali nenamenske poti ure za referenčno uro PLL Arria 10? če je to pomembno za izdajo vaše programske opreme.
4. V meniju Obdelava kliknite Začni kompilacijo.
5. Ko ustvarite objekt SRAM file .sof sledite tem korakom za programiranje zasnove strojne opreme nprample na napravi Arria 10:

• V meniju Orodja kliknite Programer.
• V Programerju kliknite Nastavitev strojne opreme.
• Izberite napravo za programiranje.
• Izberite in dodajte ploščo Arria 10 GT s časovnikom 25G v svojo sejo Intel Quartus Prime.
• Prepričajte se, da je način nastavljen na JTAG.
• Izberite napravo Arria 10 in kliknite Dodaj napravo. Programer prikaže blokovni diagram povezav med napravami na vaši plošči.
• V vrstici z vašim .sof potrdite polje za .sof.
• Potrdite polje v stolpcu Program/Konfiguracija.
• Kliknite Start

Opomba: Ta oblika nprample cilja na napravo Arria 10 GT. Obrnite se na predstavnika Intel FPGA, da se pozanimate o platformi, ki je primerna za izvajanje te strojne opremeample

Povezane informacije

• Odgovor KDB: Kako kompenziram tresenje kaskadne PLL ali nenamenske ure za referenčno uro PLL Arria 10?
• Inkrementalna kompilacija za hierarhično in timsko načrtovanje
• Programiranje naprav Intel FPGA

Testiranje zasnove strojne opreme 50GbE Example

Ko prevedete zasnovo jedra IP 50GbE, nprampin jo konfigurirate na svoji napravi Arria 10 GT, lahko uporabite sistemsko konzolo za programiranje jedra IP in njegovih vdelanih registrov jedra Native PHY IP. Za vklop sistemske konzole in preizkus zasnove strojne opreme nprample, sledite tem korakom:

1. Po zasnovi strojne opreme nprampDatoteka je konfigurirana v napravi Arria 10, v programski opremi Intel Quartus Prime v meniju Orodja kliknite Orodja za razhroščevanje sistema ➤ Sistemska konzola.
2. V podoknu Tcl Console vnesite cd hwtest, v katerega želite spremeniti imenikample_dir>/hardware_test_design/hwtest.
3. Vnesite source main.tcl, da odprete povezavo z JTAG gospodar.

Jedro IP lahko programirate z naslednjo zasnovo, nprample ukazi

• chkphy_status: prikaže frekvence ure in stanje zaklepanja PHY.
• start_pkt_gen: Zažene generator paketov.
• stop_pkt_gen: Ustavi generator paketov.
• loop_on: Vklopi notranjo serijsko povratno zanko
• loop_off: izklopi notranjo serijsko povratno zanko.
• reg_read : Vrne vrednost registra jedra IP pri .
• reg_write : Piše v jedrni register IP na naslovu .

Povezane informacije

• 50GbE Design Example Registri na strani 13 Zemljevid registra za oblikovanje strojne opreme nprample.
• Analiziranje in odpravljanje napak v načrtih s sistemsko konzolo

Oblikovanje Example Opis

Dizajn exampLe prikazuje funkcije jedra 50GbE z vmesnikom za oddajnik-sprejemnik, ki je skladen s specifikacijo CAUI-802.3 standarda IEEE 4ba. Dizajn lahko ustvarite iz Example zavihek Design v urejevalniku parametrov 50GbE. Za ustvarjanje dizajna nprample, morate najprej nastaviti vrednosti parametrov za različico jedra IP, ki jo nameravate ustvariti v svojem končnem izdelku. Ustvarjanje dizajna nprample ustvari kopijo jedra IP; testna miza in oblikovanje strojne opreme nprampuporabite to različico kot DUT. Če vrednosti parametrov za DUT ne nastavite tako, da se ujemajo z vrednostmi parametrov v vašem končnem izdelku, se načrt nprample, ki ga ustvarite, ne izvaja različice jedra IP, ki jo nameravate.

Opomba: Testna miza prikazuje osnovni preizkus jedra IP. Ni mišljeno kot nadomestilo za okolje za popolno preverjanje. Izvesti morate obsežnejše preverjanje lastne zasnove 50GbE v simulaciji in strojni opremi.

Povezane informacije
Uporabniški priročnik za Intel Arria® 10 50 Gbps Ethernet IP Core

Oblikovanje Example Vedenje
Testna naprava pošilja promet skozi jedro IP, pri čemer izvaja oddajno in sprejemno stran jedra IP. Pri zasnovi strojne opreme nprample, lahko programirate jedro IP v načinu notranje serijske povratne zanke in ustvarite promet na oddajni strani, ki se vrne nazaj skozi sprejemno stran.

Oblikovanje Example vmesniški signali
Preskusna naprava 50GbE je samostojna in ne zahteva, da poganjate vhodne signale.

Tabela 4. Zasnova strojne opreme 50GbE Example vmesniški signali

Signal	Smer	Komentarji
clk50	Vnos	Pogon na 50 MHz. Namen je, da se to poganja iz oscilatorja 50 Mhz na plošči.
clk_ref	Vnos	Pogon na 644.53125 MHz.
cpu_resetn	Vnos	Ponastavi jedro IP. Aktivno nizko. Poganja globalno trdo ponastavitev csr_reset_n v jedro IP.
nadaljevanje ...

Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki bi izhajala iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve. *Druga imena in blagovne znamke so lahko last drugih.

Signal	Smer	Komentarji
tx_serial[1:0]	Izhod	Oddajnik PHY izhodni serijski podatki.
rx_serial[1:0]	Vnos	Oddajnik-sprejemnik PHY vnese serijske podatke.
user_led [7:0]	Izhod	Statusni signali. Zasnova strojne opreme nprample povezuje te bite za pogon LED na ciljni plošči. Posamezni biti odražajo naslednje vrednosti signala in obnašanje ure: • [0]: Glavni signal ponastavitve v jedro IP • [1]: Razdeljena različica clk_ref • [2]: Razdeljena različica clk50 • [3]: Razdeljena različica 100 MHz statusne ure • [4]: ​​tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

Povezane informacije
Vmesniki in opisi signalov Ponuja podrobne opise jedrnih signalov 50GbE IP in vmesnikov, ki jim pripadajo.

50GbE Design Example Registri

Tabela 5. Zasnova strojne opreme 50GbE Example Register Map
Navaja obsege registrov preslikanih v pomnilnik za načrt strojne opreme nprample. Do teh registrov dostopate s funkcijama reg_read in reg_write v sistemski konzoli.

Odmik besed	Registriraj kategorijo
0x300–0x5FF	50GbE jedrni registri IP.
0x4000–0x4C00	Arria 10 dinamičnih rekonfiguracijskih registrov. Osnovni naslov registra je 0x4000 za pas 0 in 0x4400 za pas 1.

Povezane informacije

• Testiranje zasnove strojne opreme 50GbE Example na strani 11 Ukazi sistemske konzole za dostop do jedra IP in izvornih PHY registrov.
• Opisi kontrolnih in statusnih registrov 50GbE Opisuje jedrne registre IP 50GbE.

Zgodovina revizij dokumenta

Tabela 6. Zasnova 50G Ethernet Example Uporabniški priročnik Zgodovina revizij

Datum	Sprostitev	Spremembe
2019.04.03	17.0	Dodan ukaz za zagon simulacij Xcelium.
2017.11.08	17.0	Dodana povezava do KDB Answer, ki ponuja rešitev za morebitno tresenje na napravah Intel Arria® 10 zaradi kaskadnih ATX PLL v jedru IP. Nanašajte se na Ustvarjanje načrta Example na strani 7 in Sestavljanje in Konfiguracija Design Example v strojni opremi na strani 10. Ta oblika nprampuporabniški priročnik ni bil posodobljen, da bi odražal Opomba: manjše spremembe pri ustvarjanju zasnove v izdajah Intel Quartus Prime, ki so pozneje od izdaje programske opreme Intel Quartus Prime v17.0.
2017.05.08	17.0	Začetna javna objava.

Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve. *Druga imena in blagovne znamke so lahko last drugih.

Dokumenti / Viri

intel 50G Ethernet Design Example [pdf] Uporabniški priročnik 50G Ethernet Design Example, 50G, Ethernet Design Example, Design Example

Reference

• Uporabniški priročnik