Intel 50G Ethernet Design Example
Οδηγός γρήγορης εκκίνησης 50 GbE
Ο πυρήνας IP των 50 GbE παρέχει έναν πάγκο δοκιμών προσομοίωσης και ένα σχεδιασμό υλικού π.χample που υποστηρίζει τη μεταγλώττιση και τη δοκιμή υλικού. Όταν δημιουργείτε το σχέδιο π.χample, ο επεξεργαστής παραμέτρων δημιουργεί αυτόματα το fileΕίναι απαραίτητο για την προσομοίωση, τη μεταγλώττιση και τη δοκιμή του σχεδίου σε υλικό. Μπορείτε να κάνετε λήψη του μεταγλωττισμένου σχεδιασμού υλικού σε μια συσκευή Arria 10 GT.
Σημείωμα: Αυτό το σχέδιο π.χampΤο le στοχεύει τη συσκευή Arria 10 GT και απαιτεί επαναληπτικό χρονόμετρο 25G. Επικοινωνήστε με τον αντιπρόσωπο της Intel FPGA για να ρωτήσετε σχετικά με μια πλατφόρμα κατάλληλη για την εκτέλεση αυτού του υλικού π.χample. Σε ορισμένες περιπτώσεις μπορεί να είναι διαθέσιμο ένα δάνειο κατάλληλου υλικού. Επιπλέον, η Intel παρέχει ένα πρόγραμμα μόνο για μεταγλώττισηample project που μπορείτε να χρησιμοποιήσετε για να εκτιμήσετε γρήγορα την περιοχή του πυρήνα IP και το χρονοδιάγραμμα.
Εικόνα 1. Σχεδιασμός Εξample Χρήση
Intel Corporation. Ολα τα δικαιώματα διατηρούνται. Η ονομασία Intel, το λογότυπο Intel και άλλα σήματα Intel είναι εμπορικά σήματα της Intel Corporation ή των θυγατρικών της. Η Intel εγγυάται την απόδοση των προϊόντων FPGA και ημιαγωγών της σύμφωνα με τις τρέχουσες προδιαγραφές σύμφωνα με την τυπική εγγύηση της Intel, αλλά διατηρεί το δικαίωμα να κάνει αλλαγές σε οποιαδήποτε προϊόντα και υπηρεσίες ανά πάσα στιγμή χωρίς προειδοποίηση. Η Intel δεν αναλαμβάνει καμία ευθύνη ή ευθύνη που απορρέει από την εφαρμογή ή τη χρήση οποιασδήποτε πληροφορίας, προϊόντος ή υπηρεσίας που περιγράφεται στο παρόν, εκτός εάν συμφωνηθεί ρητά εγγράφως από την Intel. Συνιστάται στους πελάτες της Intel να λαμβάνουν την πιο πρόσφατη έκδοση των προδιαγραφών της συσκευής προτού βασιστούν σε οποιεσδήποτε δημοσιευμένες πληροφορίες και προτού υποβάλουν παραγγελίες για προϊόντα ή υπηρεσίες. *Άλλα ονόματα και επωνυμίες μπορούν να διεκδικηθούν ως ιδιοκτησία τρίτων.
Design Example Δομή καταλόγου
Εικόνα 2. Σχεδίαση 50GbE Εξample Δομή καταλόγου
Η διαμόρφωση και η δοκιμή υλικού files (η σχεδίαση υλικού π.χample) βρίσκονται σεample_dir>/hardware_test_design. Η προσομοίωση files (testbench μόνο για προσομοίωση) βρίσκονται στοample_dir>/ π.χample_testbench.Το σχέδιο μόνο για συλλογή π.χampΤο le βρίσκεται στοample_dir>/compilation_test_design.
Σχεδιασμός προσομοίωσης Πχample Components
Εικόνα 3. Σχεδίαση προσομοίωσης 50GbE Εξample Block Διάγραμμα
Η προσομοίωση π.χample design τεστ ανωτάτου επιπέδου file είναι basic_avl_tb_top.sv Αυτό file εγκαινιάζει και συνδέει ένα ATX PLL. Περιλαμβάνει μια εργασία, send_packets_50g_avl, για αποστολή και λήψη 10 πακέτων.
Πίνακας 1. Πάγκος δοκιμών IP Core 50 GbE File Περιγραφές
| File Ονομα | Περιγραφή |
| Testbench και προσομοίωση Files | |
| basic_avl_tb_top.sv | Πάγκος δοκιμών ανώτατου επιπέδου file. Ο πάγκος δοκιμών εγκαινιάζει το DUT και εκτελεί εργασίες Verilog HDL για τη δημιουργία και την αποδοχή πακέτων. |
| Testbench Scripts | |
| run_vsim.do | Το σενάριο ModelSim για εκτέλεση του testbench. |
| run_vcs.sh | Το σενάριο του Synopsys VCS για εκτέλεση του testbench. |
| run_ncsim.sh | Το σενάριο Cadence NCSim για εκτέλεση του testbench. |
| run_xcelium.sh | Το σενάριο Cadence Xcelium* για εκτέλεση του testbench. |
rdware Design Example Components
Εικόνα 4. Σχεδίαση υλικού 50 GbE Εξample Μπλοκ διάγραμμα υψηλού επιπέδου
Ο σχεδιασμός υλικού 50 GbE π.χample περιλαμβάνει τα ακόλουθα στοιχεία
- Πυρήνας IP 50 GbE.
- Λογική πελάτη που συντονίζει τον προγραμματισμό του πυρήνα IP και τη δημιουργία πακέτων.
- ATX PLL για την οδήγηση των καναλιών πομποδέκτη της συσκευής.
- Το IOPLL να δημιουργήσει ένα ρολόι 100 MHz από ένα ρολόι εισόδου 50 MHz στη σχεδίαση υλικού π.χ.ample.
- JTAG ελεγκτής που επικοινωνεί με την Κονσόλα συστήματος. Επικοινωνείτε με τη λογική του πελάτη μέσω της Κονσόλας συστήματος.
Πίνακας 2. Σχεδίαση υλικού πυρήνα IP 50 GbE Π.χample File Περιγραφές
| File Ονόματα | Περιγραφή |
| eth_ex_50g.qpf | Έργο Quartus Prime file |
| eth_ex_50g.qsf | Ρυθμίσεις έργου Quartus file |
| eth_ex_50g.sdc | Περιορισμοί σχεδίασης Synopsys file. Μπορείτε να το αντιγράψετε και να το τροποποιήσετε file για το δικό σας σχέδιο 50 GbE. |
| συνέχισε… | |
Οδηγός γρήγορης εκκίνησης 50 GbE
| File Ονόματα | Περιγραφή |
| eth_ex_50g.v | Κορυφαίος σχεδιασμός Verilog HDL π.χample file |
| κοινός/ | Σχεδιασμός υλικού π.χampη υποστήριξη files |
| hwtest/main.tcl | Κύριος file για πρόσβαση στην Κονσόλα συστήματος |
Δημιουργία του Σχεδιασμού Π.χample
Εικόνα 5. Διαδικασία
Εικόνα 6. Πρample Καρτέλα Σχεδίαση στον Επεξεργαστή Παραμέτρων 50 GbE
Ακολουθήστε αυτά τα βήματα για να δημιουργήσετε τη σχεδίαση υλικού π.χample και δοκιμαστικό πάγκο
- Ανάλογα με το αν χρησιμοποιείτε το λογισμικό Intel Quartus Prime Pro Edition ή το λογισμικό Intel Quartus Prime Standard Edition, εκτελέστε μία από τις ακόλουθες ενέργειες: Στην έκδοση Intel Quartus Prime Pro, κάντε κλικ στο File ➤ New Project Wizard για να δημιουργήσετε ένα νέο έργο Quartus Prime ή File ➤ Ανοίξτε το Project για να ανοίξετε ένα υπάρχον έργο Quartus Prime. Ο οδηγός σας ζητά να καθορίσετε μια συσκευή. Στο λογισμικό Intel Quartus Prime Standard Edition, στον Κατάλογο IP (Tools IP Catalog), επιλέξτε την οικογένεια συσκευών στόχου Arria 10.
- Στον Κατάλογο IP, εντοπίστε και επιλέξτε 50G Ethernet. Εμφανίζεται το παράθυρο Νέα παραλλαγή IP.
- Καθορίστε ένα όνομα ανώτατου επιπέδου για την παραλλαγή IP και κάντε κλικ στο OK. Το πρόγραμμα επεξεργασίας παραμέτρων προσθέτει το .qsys ανώτατου επιπέδου (στο Intel Quartus Prime Standard Edition) ή το .ip (στο Intel Quartus Prime Pro Edition) file στο τρέχον έργο αυτόματα. Εάν σας ζητηθεί να προσθέσετε μη αυτόματα το .qsys ή το .ip file στο έργο, κάντε κλικ στο Project ➤ Add/Remove Files στο Project για να προσθέσετε το file.
- Στο λογισμικό Intel Quartus Prime Standard Edition, πρέπει να επιλέξετε μια συγκεκριμένη συσκευή Arria 10 στο πεδίο Συσκευή ή να διατηρήσετε την προεπιλεγμένη συσκευή που προτείνει το λογισμικό Quartus Prime.
Σημείωμα: Ο σχεδιασμός υλικού π.χampΤο le αντικαθιστά την επιλογή με τη συσκευή στον πίνακα προορισμού. Καθορίζετε τον πίνακα στόχο από το μενού σχεδίασης π.χample επιλογές στο Example καρτέλα Σχεδίαση (Βήμα 8). - Κάντε κλικ στο OK. Εμφανίζεται ο επεξεργαστής παραμέτρων.
- Στην καρτέλα IP, καθορίστε τις παραμέτρους για την παραλλαγή του πυρήνα IP.
- Στην Εξample καρτέλα Σχεδίαση, για Π.χample Σχεδιασμός Files, επιλέξτε την επιλογή Προσομοίωση για να δημιουργήσετε τον πάγκο δοκιμών και επιλέξτε την επιλογή Σύνθεση για να δημιουργήσετε τη σχεδίαση υλικού example. Μόνο Verilog HDL files δημιουργούνται.
Σημείωμα: Δεν είναι διαθέσιμος λειτουργικός πυρήνας IP VHDL. Καθορίστε μόνο την Verilog HDL, για το σχεδιασμό πυρήνα IP π.χample. - Για την κάρτα υλικού, επιλέξτε το κιτ ανάπτυξης σήματος ακεραιότητας πομποδέκτη Arria 10 GX.
Σημείωμα: Επικοινωνήστε με τον αντιπρόσωπο της Intel FPGA για πληροφορίες σχετικά με μια πλατφόρμα κατάλληλη για την εκτέλεση αυτού του υλικού π.χample. - Κάντε κλικ στο Δημιουργία Example Κουμπί σχεδίασης. Το Select ExampΕμφανίζεται το παράθυρο Design Directory.
- Εάν επιθυμείτε να τροποποιήσετε το σχέδιο π.χample διαδρομή καταλόγου ή όνομα από τις προεπιλογές που εμφανίζονται (alt_e50_0_example_design), περιηγηθείτε στη νέα διαδρομή και πληκτρολογήστε το νέο σχέδιο π.χampόνομα καταλόγου (ample_dir>).
- Κάντε κλικ στο OK.
- Ανατρέξτε στην απάντηση KDB Πώς μπορώ να αντισταθμίσω το jitter της κλιμακωτής διαδρομής PLL ή της μη αποκλειστικής διαδρομής ρολογιού για το ρολόι αναφοράς Arria 10 PLL; Για μια λύση θα πρέπει να κάνετε αίτηση στον κατάλογο hardware_test_design στο .sdc file.
Σημείωμα: Πρέπει να συμβουλευτείτε αυτήν την απάντηση KDB επειδή η διαδρομή RX στον πυρήνα IP των 50 GbE περιλαμβάνει κλιμακωτά PLL. Επομένως, τα ρολόγια πυρήνα IP ενδέχεται να παρουσιάσουν πρόσθετο jitter σε συσκευές Arria 10. Αυτή η απάντηση KDB διευκρινίζει τις εκδόσεις λογισμικού στις οποίες είναι απαραίτητη η λύση.
Σχετικές Πληροφορίες
Απάντηση KDB: Πώς μπορώ να αντισταθμίσω το jitter της κλιμακωτής ή μη αποκλειστικής διαδρομής ρολογιού για το ρολόι αναφοράς Arria 10 PLL;
Προσομοίωση του 50GbE Design Example Testbench
Εικόνα 7. Διαδικασία
Ακολουθήστε αυτά τα βήματα για να προσομοιώσετε τον πάγκο δοκιμών
- Αλλαγή στον κατάλογο προσομοίωσης testbenchample_dir>/ π.χample_testbench.
- Εκτελέστε το σενάριο προσομοίωσης για τον υποστηριζόμενο προσομοιωτή της επιλογής σας. Το σενάριο μεταγλωττίζει και εκτελεί το testbench στον προσομοιωτή. Ανατρέξτε στον πίνακα «Βήματα για την προσομοίωση του πάγκου δοκιμών».
- Αναλύστε τα αποτελέσματα. Ο επιτυχημένος πάγκος δοκιμών στέλνει δέκα πακέτα, λαμβάνει δέκα πακέτα και εμφανίζει το "Testbench ολοκληρωμένο".
Πίνακας 3. Βήματα για την προσομοίωση του πάγκου δοκιμών
| Προσομοιωτής | Οδηγίες |
| ModelSim | Στη γραμμή εντολών, πληκτρολογήστε vsim -do run_vsim.do
Αν προτιμάτε να κάνετε προσομοίωση χωρίς να εμφανίσετε το ModelSim GUI, πληκτρολογήστε vsim -c -do run_vsim.do Σημείωμα: Ο προσομοιωτής ModelSim* – Intel FPGA Edition δεν έχει τη δυνατότητα να προσομοιώσει αυτόν τον πυρήνα IP. Πρέπει να χρησιμοποιήσετε έναν άλλο υποστηριζόμενο προσομοιωτή ModelSim, όπως το ModelSim SE. |
| NCSim | Στη γραμμή εντολών, πληκτρολογήστε sh run_ncsim.sh |
| VCS | Στη γραμμή εντολών, πληκτρολογήστε sh run_vcs.sh |
| Xcelium | Στη γραμμή εντολών, πληκτρολογήστε sh run_xcelium.sh |
Η επιτυχημένη δοκιμαστική εκτέλεση εμφανίζει έξοδο που επιβεβαιώνει την ακόλουθη συμπεριφορά
- Αναμονή να σταθεροποιηθεί το ρολόι RX
- Εκτύπωση κατάστασης PHY
- Αποστολή 10 πακέτων
- Παραλαβή 10 πακέτων
- Εμφάνιση "Testbench ολοκληρωμένη".
Το παρακάτω sampΗ έξοδος le απεικονίζει μια επιτυχημένη δοκιμαστική εκτέλεση προσομοίωσης
- Το #Ref clock λειτουργεί στα 625 MHz, ώστε να μπορούν να χρησιμοποιηθούν ακέραιοι αριθμοί για όλες τις περιόδους ρολογιού.
- #Πολλαπλασιάστε τις αναφερόμενες συχνότητες κατά 33/32 για να λάβετε πραγματικές συχνότητες ρολογιού.
- #Αναμονή για ευθυγράμμιση RX
- #RX deskew κλειδωμένο
- Η ευθυγράμμιση λωρίδας #RX κλειδώθηκε
- #TX ενεργοποιημένο
- #**Αποστολή πακέτου 1…
- #**Αποστολή πακέτου 2…
- #**Αποστολή πακέτου 3…
- #**Αποστολή πακέτου 4…
- #**Αποστολή πακέτου 5…
- #**Αποστολή πακέτου 6…
- #**Αποστολή πακέτου 7…
- #**Λήφθηκε το πακέτο 1…
- #**Αποστολή πακέτου 8…
- #**Λήφθηκε το πακέτο 2…
- #**Αποστολή πακέτου 9…
- #**Λήφθηκε το πακέτο 3…
- #**Αποστολή πακέτου 10…
- #**Λήφθηκε το πακέτο 4…
- #**Λήφθηκε το πακέτο 5…
- #**Λήφθηκε το πακέτο 6…
- #**Λήφθηκε το πακέτο 7…
- #**Λήφθηκε το πακέτο 8…
- #**Λήφθηκε το πακέτο 9…
- #**Λήφθηκε το πακέτο 10…
- #**
- #** Ο πάγκος δοκιμών ολοκληρώθηκε.
- #**
- #********************************************
Μεταγλώττιση και Ρύθμιση του Σχεδίου Π.χample στο Hardware
Για τη σύνταξη του σχεδιασμού υλικού π.χampκαι διαμορφώστε το στη συσκευή σας Arria 10 GT, ακολουθήστε αυτά τα βήματα
- Βεβαιωθείτε ότι η σχεδίαση υλικού π.χampη γενιά έχει ολοκληρωθεί.
- Στο λογισμικό Intel Quartus Prime, ανοίξτε το έργο Intel Quartus Primeample_dir>/hardware_test_design/eth_ex_50g.qpf.
- Πριν από τη μεταγλώττιση, βεβαιωθείτε ότι έχετε εφαρμόσει τη λύση από την Απάντηση KDB Πώς μπορώ να αντισταθμίσω το jitter της κλιμακωτής διαδρομής PLL ή της μη αποκλειστικής διαδρομής ρολογιού για το ρολόι αναφοράς Arria 10 PLL; εάν είναι σχετικό με την έκδοση λογισμικού σας.
- Στο μενού Επεξεργασία, κάντε κλικ στην επιλογή Έναρξη μεταγλώττισης.
- Αφού δημιουργήσετε ένα αντικείμενο SRAM file .sof, ακολουθήστε αυτά τα βήματα για να προγραμματίσετε τη σχεδίαση υλικού π.χample στη συσκευή Arria 10:
- Στο μενού Εργαλεία, κάντε κλικ στην επιλογή Προγραμματιστής.
- Στον Προγραμματιστή, κάντε κλικ στην επιλογή Ρύθμιση υλικού.
- Επιλέξτε μια συσκευή προγραμματισμού.
- Επιλέξτε και προσθέστε την πλακέτα Arria 10 GT με χρονόμετρο 25G στη συνεδρία Intel Quartus Prime.
- Βεβαιωθείτε ότι το Mode έχει ρυθμιστεί στο JTAG.
- Επιλέξτε τη συσκευή Arria 10 και κάντε κλικ στην Προσθήκη συσκευής. Ο Προγραμματιστής εμφανίζει ένα μπλοκ διάγραμμα των συνδέσεων μεταξύ των συσκευών στην πλακέτα σας.
- Στη σειρά με το .sof σας, επιλέξτε το πλαίσιο για το .sof.
- Επιλέξτε το πλαίσιο στη στήλη Πρόγραμμα/Διαμόρφωση.
- Κάντε κλικ στο Έναρξη
Σημείωμα: Αυτό το σχέδιο π.χample στοχεύει τη συσκευή Arria 10 GT. Επικοινωνήστε με τον αντιπρόσωπο της Intel FPGA για να ρωτήσετε σχετικά με μια πλατφόρμα κατάλληλη για την εκτέλεση αυτού του υλικού π.χample
Σχετικές Πληροφορίες
- Απάντηση KDB: Πώς μπορώ να αντισταθμίσω το jitter της κλιμακωτής ή μη αποκλειστικής διαδρομής ρολογιού για το ρολόι αναφοράς Arria 10 PLL;
- Αυξητική συλλογή για ιεραρχικό και ομαδικό σχεδιασμό
- Προγραμματισμός συσκευών Intel FPGA
Δοκιμή του σχεδιασμού υλικού 50 GbE Π.χample
Αφού μεταγλωττίσετε τη σχεδίαση πυρήνα IP 50 GbE, π.χampΓια να το διαμορφώσετε στη συσκευή σας Arria 10 GT, μπορείτε να χρησιμοποιήσετε την Κονσόλα συστήματος για να προγραμματίσετε τον πυρήνα IP και τους ενσωματωμένους εγγενείς καταχωρητές πυρήνων PHY IP. Για να ενεργοποιήσετε την Κονσόλα συστήματος και να δοκιμάσετε τη σχεδίαση υλικού π.χample, ακολουθήστε αυτά τα βήματα:
- Μετά τη σχεδίαση υλικού π.χampΤο le έχει ρυθμιστεί στη συσκευή Arria 10, στο λογισμικό Intel Quartus Prime, στο μενού Εργαλεία, κάντε κλικ στην επιλογή System Debugging Tools ➤ System Console.
- Στο παράθυρο Tcl Console, πληκτρολογήστε cd hwtest για να αλλάξετε τον κατάλογοample_dir>/hardware_test_design/hwtest.
- Πληκτρολογήστε source main.tcl για να ανοίξετε μια σύνδεση στο JTAG κύριος.
Μπορείτε να προγραμματίσετε τον πυρήνα IP με την ακόλουθη σχεδίαση π.χample εντολές
- chkphy_status: Εμφανίζει τις συχνότητες ρολογιού και την κατάσταση κλειδώματος PHY.
- start_pkt_gen: Ξεκινά τη δημιουργία πακέτων.
- stop_pkt_gen: Διακόπτει τη δημιουργία πακέτων.
- loop_on: Ενεργοποιεί την εσωτερική σειριακή επαναφορά
- loop_off: Απενεργοποιεί την εσωτερική σειριακή επαναφορά.
- reg_read : Επιστρέφει την τιμή μητρώου πυρήνα IP στο .
- reg_write : Γράφει στο μητρώο του πυρήνα IP στη διεύθυνση .
Σχετικές Πληροφορίες
- Σχεδιασμός 50 GbE Πχample Καταχωρήσεις στη σελίδα 13 Καταχώρηση χάρτη για σχεδιασμό υλικού π.χample.
- Ανάλυση και εντοπισμός σφαλμάτων σχεδίων με την κονσόλα συστήματος
Design Example Περιγραφή
Το σχέδιο π.χampΤο le παρουσιάζει τις λειτουργίες του πυρήνα 50 GbE με διεπαφή πομποδέκτη που είναι συμβατή με την προδιαγραφή προτύπου CAUI-802.3 IEEE 4ba. Μπορείτε να δημιουργήσετε το σχέδιο από το Example καρτέλα Design στο πρόγραμμα επεξεργασίας παραμέτρων 50GbE. Για να δημιουργήσετε το σχέδιο π.χample, πρέπει πρώτα να ορίσετε τις τιμές παραμέτρων για την παραλλαγή του πυρήνα IP που σκοπεύετε να δημιουργήσετε στο τελικό προϊόν σας. Δημιουργία του σχεδίου π.χample δημιουργεί ένα αντίγραφο του πυρήνα IP. ο πάγκος δοκιμών και ο σχεδιασμός υλικού π.χampΧρησιμοποιήστε αυτήν την παραλλαγή ως DUT. Εάν δεν ορίσετε τις τιμές παραμέτρων για το DUT ώστε να ταιριάζουν με τις τιμές παραμέτρων στο τελικό προϊόν σας, η σχεδίαση π.χ.ampΤο le που δημιουργείτε δεν ασκεί την παραλλαγή του πυρήνα IP που σκοπεύετε.
Σημείωμα: Ο πάγκος δοκιμών επιδεικνύει μια βασική δοκιμή του πυρήνα IP. Δεν προορίζεται να υποκαταστήσει ένα περιβάλλον πλήρους επαλήθευσης. Πρέπει να εκτελέσετε πιο εκτεταμένη επαλήθευση του δικού σας σχεδιασμού 50 GbE στην προσομοίωση και στο υλικό.
Σχετικές Πληροφορίες
Οδηγός χρήστη Intel Arria® 10 50 Gbps Ethernet IP Core
Design Example Συμπεριφορά
Ο πάγκος δοκιμών στέλνει κίνηση μέσω του πυρήνα IP, ασκώντας την πλευρά μετάδοσης και λήψης του πυρήνα IP. Στον σχεδιασμό υλικού π.χampΜπορείτε να προγραμματίσετε τον πυρήνα IP σε λειτουργία εσωτερικής σειριακής επαναφοράς και να δημιουργήσετε κίνηση στην πλευρά μετάδοσης που επανέρχεται μέσω της πλευράς λήψης.
Design Example Σήματα διεπαφής
Ο πάγκος δοκιμών 50 GbE είναι αυτόνομος και δεν απαιτεί από εσάς να οδηγείτε σήματα εισόδου.
Πίνακας 4. Σχεδίαση υλικού 50 GbE Εξample Σήματα διεπαφής
| Σύνθημα | Κατεύθυνση | Σχόλια |
|
clk50 |
Εισαγωγή |
Οδηγήστε στα 50 MHz. Η πρόθεση είναι να το οδηγήσετε από έναν ταλαντωτή 50 Mhz στην πλακέτα. |
| clk_ref | Εισαγωγή | Οδηγήστε στα 644.53125 MHz. |
|
cpu_resetn |
Εισαγωγή |
Επαναφέρει τον πυρήνα IP. Ενεργό χαμηλό. Οδηγεί την καθολική σκληρή επαναφορά csr_reset_n στον πυρήνα IP. |
| συνέχισε… | ||
Intel Corporation. Ολα τα δικαιώματα διατηρούνται. Η επωνυμία Intel, το λογότυπο Intel και άλλα σήματα Intel είναι εμπορικά σήματα της Intel Corporation ή των θυγατρικών της. Η Intel εγγυάται την απόδοση των προϊόντων FPGA και ημιαγωγών της σύμφωνα με τις τρέχουσες προδιαγραφές σύμφωνα με την τυπική εγγύηση της Intel, αλλά διατηρεί το δικαίωμα να κάνει αλλαγές σε οποιαδήποτε προϊόντα και υπηρεσίες ανά πάσα στιγμή χωρίς προειδοποίηση. Η Intel δεν αναλαμβάνει καμία ευθύνη ή ευθύνη που απορρέει από την εφαρμογή ή τη χρήση οποιασδήποτε πληροφορίας, προϊόντος ή υπηρεσίας που περιγράφεται στο παρόν, εκτός εάν συμφωνηθεί ρητά εγγράφως από την Intel. Συνιστάται στους πελάτες της Intel να λαμβάνουν την πιο πρόσφατη έκδοση των προδιαγραφών της συσκευής προτού βασιστούν σε οποιεσδήποτε δημοσιευμένες πληροφορίες και προτού υποβάλουν παραγγελίες για προϊόντα ή υπηρεσίες. *Άλλα ονόματα και επωνυμίες μπορούν να διεκδικηθούν ως ιδιοκτησία τρίτων.
| Σύνθημα | Κατεύθυνση | Σχόλια |
| tx_serial[1:0] | Παραγωγή | Ο πομποδέκτης PHY εξάγει σειριακά δεδομένα. |
| rx_serial[1:0] | Εισαγωγή | Ο πομποδέκτης PHY εισάγει σειριακά δεδομένα. |
|
user_led[7:0] |
Παραγωγή |
Σήματα κατάστασης. Ο σχεδιασμός υλικού π.χampΤο le συνδέει αυτά τα bit για να οδηγεί LED στην πλακέτα στόχο. Τα μεμονωμένα bit αντικατοπτρίζουν τις ακόλουθες τιμές σήματος και συμπεριφορά ρολογιού:
• [0]: Κύριο σήμα επαναφοράς στον πυρήνα IP • [1]: Διαιρεμένη έκδοση του clk_ref • [2]: Διαιρεμένη έκδοση του clk50 • [3]: Διαιρεμένη έκδοση του ρολογιού κατάστασης 100 MHz • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready |
Σχετικές Πληροφορίες
Διεπαφές και περιγραφές σημάτων Παρέχει λεπτομερείς περιγραφές των σημάτων πυρήνα IP 50 GbE και των διεπαφών στις οποίες ανήκουν.
Σχεδιασμός 50 GbE Πχample Μητρώα
Πίνακας 5. Σχεδίαση υλικού 50 GbE Εξample Εγγραφή χάρτη
Εμφανίζει τις περιοχές καταχωρητών που αντιστοιχίζονται στη μνήμη για τη σχεδίαση υλικού π.χample. Μπορείτε να αποκτήσετε πρόσβαση σε αυτά τα μητρώα με τις συναρτήσεις reg_read και reg_write στην Κονσόλα συστήματος.
| Μετατόπιση λέξεων | Εγγραφή Κατηγορίας |
| 0x300–0x5FF | Καταχωρητές πυρήνα IP 50 GbE. |
| 0x4000–0x4C00 | Καταχωρητές δυναμικής αναδιαμόρφωσης Arria 10. Η διεύθυνση βάσης εγγραφής είναι 0x4000 για τη λωρίδα 0 και 0x4400 για τη λωρίδα 1. |
Σχετικές Πληροφορίες
- Δοκιμή του σχεδιασμού υλικού 50 GbE Π.χample στη σελίδα 11 Εντολές System Console για πρόσβαση στον πυρήνα IP και στους εγγενείς καταχωρητές PHY.
- Περιγραφές μητρώου ελέγχου και κατάστασης 50GbE Περιγράφει τους καταχωρητές πυρήνα IP 50GbE.
Ιστορικό αναθεώρησης εγγράφου
Πίνακας 6. Σχεδίαση Ethernet 50G Example Οδηγός χρήστη Ιστορικό αναθεωρήσεων
| Ημερομηνία | Ελευθέρωση | Αλλαγές |
| 2019.04.03 | 17.0 | Προστέθηκε η εντολή για την εκτέλεση προσομοιώσεων Xcelium. |
|
2017.11.08 |
17.0 |
Προστέθηκε σύνδεσμος στο KDB Answer που παρέχει λύση για πιθανή νευρικότητα σε συσκευές Intel Arria® 10 λόγω κλιμακωτών ATX PLL στον πυρήνα IP.
Παραπέμπω Δημιουργία του Σχεδιασμού Π.χample στη σελίδα 7 και Σύνταξη και Διαμόρφωση του Design Example στο Hardware στη σελίδα 10. Αυτό το σχέδιο π.χampΟ οδηγός χρήσης δεν έχει ενημερωθεί για να αντικατοπτρίζει Σημείωμα: μικρές αλλαγές στη δημιουργία σχεδιασμού στις εκδόσεις Intel Quartus Prime αργότερα από την έκδοση λογισμικού Intel Quartus Prime v17.0. |
| 2017.05.08 | 17.0 | Αρχική δημόσια δημοσίευση. |
Intel Corporation. Ολα τα δικαιώματα διατηρούνται. Η ονομασία Intel, το λογότυπο Intel και άλλα σήματα Intel είναι εμπορικά σήματα της Intel Corporation ή των θυγατρικών της. Η Intel εγγυάται την απόδοση των προϊόντων FPGA και ημιαγωγών της σύμφωνα με τις τρέχουσες προδιαγραφές σύμφωνα με την τυπική εγγύηση της Intel, αλλά διατηρεί το δικαίωμα να κάνει αλλαγές σε οποιαδήποτε προϊόντα και υπηρεσίες ανά πάσα στιγμή χωρίς προειδοποίηση. Η Intel δεν αναλαμβάνει καμία ευθύνη ή ευθύνη που απορρέει από την εφαρμογή ή τη χρήση οποιασδήποτε πληροφορίας, προϊόντος ή υπηρεσίας που περιγράφεται στο παρόν, εκτός εάν συμφωνηθεί ρητά εγγράφως από την Intel. Συνιστάται στους πελάτες της Intel να λαμβάνουν την πιο πρόσφατη έκδοση των προδιαγραφών της συσκευής προτού βασιστούν σε οποιεσδήποτε δημοσιευμένες πληροφορίες και προτού υποβάλουν παραγγελίες για προϊόντα ή υπηρεσίες. *Άλλα ονόματα και επωνυμίες μπορούν να διεκδικηθούν ως ιδιοκτησία τρίτων.
Έγγραφα / Πόροι
 |
Intel 50G Ethernet Design Example [pdf] Οδηγός χρήστη Σχεδιασμός 50G Ethernet Example, 50G, Ethernet Design Example, Design Example |
