Intel 50G Ethernet Design Přample Uživatelská příručka

Obsah skrýt

1 Intel 50G Ethernet Design Přample

2 Rychlý průvodce 50GbE

3 Design Přample Struktura adresáře

4 Návrh simulace Přample Components

5 Generování návrhu Přample

6 Simulace 50GbE Design Example Testbench

7 Design Přample Popis

8 50GbE Design Přample Registry

9 Dokumenty / zdroje

9.1 Reference

10 Související příspěvky

Intel 50G Ethernet Design Přample

Rychlý průvodce 50GbE

50GbE IP jádro poskytuje simulační testbench a hardwarový design example, který podporuje kompilaci a testování hardwaru. Když vygenerujete návrh napřample, editor parametrů automaticky vytvoří fileJe to nezbytné k simulaci, kompilaci a testování návrhu v hardwaru. Kompilovaný návrh hardwaru si můžete stáhnout do zařízení Arria 10 GT.

Poznámka: Tento design example se zaměřuje na zařízení Arria 10 GT a vyžaduje 25G retimer. Kontaktujte prosím svého zástupce Intel FPGA a informujte se o platformě vhodné pro provoz tohoto hardwaru, napřample. V některých případech může být k dispozici zapůjčení vhodného hardwaru. Kromě toho Intel poskytuje exampprojekt, který můžete použít k rychlému odhadu základní oblasti a načasování IP.

Obrázek 1. Návrh Přample Použití

Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb zde popsaných, s výjimkou případů, kdy je společnost Intel výslovně písemně odsouhlasena. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení předtím, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby. *Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.

Design Přample Struktura adresáře

Obrázek 2. Návrh 50GbE Přample Struktura adresáře

Konfigurace a test hardwaru files (design hardwaru napřample) se nacházejí vample_dir>/hardware_test_design. Simulace files (testbench pouze pro simulaci) jsou umístěny vample_dir>/ example_testbench. Design pouze pro kompilaci example se nachází vample_dir>/compilation_test_design.

Návrh simulace Přample Components

Obrázek 3. Návrh simulace 50GbE Přample Blokový diagram

Simulace napřample design test nejvyšší úrovně file je basic_avl_tb_top.sv Toto file vytváří instanci a připojuje ATX PLL. Obsahuje úkol send_packets_50g_avl pro odeslání a přijetí 10 paketů.

Tabulka 1. 50GbE IP Core Testbench File Popisy

File Jméno	Popis
Testbench a simulace Files
basic_avl_tb_top.sv	Testbench nejvyšší úrovně file. Testbench vytvoří instanci DUT a spustí úlohy Verilog HDL pro generování a přijímání paketů.
Testbench skripty
run_vsim.do	Skript ModelSim pro spuštění testbench.
run_vcs.sh	Skript Synopsys VCS pro spuštění testbench.
run_ncsim.sh	Skript Cadence NCSim pro spuštění testbench.
run_xcelium.sh	Skript Cadence Xcelium* pro spuštění testbench.

rdware Design Přample Components

Obrázek 4. Návrh hardwaru 50GbE Přample Blokový diagram vysoké úrovně

Hardwarový design 50GbE example obsahuje následující komponenty

50GbE IP jádro.
Klientská logika, která koordinuje programování jádra IP a generování paketů.

ATX PLL pro řízení kanálů transceiveru zařízení.
IOPLL pro generování hodin 100 MHz ze vstupních hodin 50 MHz až po hardwarový design example.

JTAG řadič, který komunikuje se systémovou konzolí. S klientskou logikou komunikujete prostřednictvím systémové konzoly.

Tabulka 2. 50GbE IP Core Hardware Design Přample File Popisy

File Jména	Popis
eth_ex_50g.qpf	Projekt Quartus Prime file
eth_ex_50g.qsf	Nastavení projektu Quartus file
eth_ex_50g.sdc	Omezení návrhu Synopsys file. Toto můžete zkopírovat a upravit file pro váš vlastní 50GbE design.
*pokračování…*

Rychlý průvodce 50GbE

File Jména	Popis
eth_ex_50g.v	Špičkový design Verilog HDL example file
společný/	Návrh hardwaru napřamppodporu files
hwtest/main.tcl	Hlavní file pro přístup k systémové konzoli

Generování návrhu Přample

Obrázek 5. Postup

Obrázek 6. Přample Karta Design v editoru parametrů 50GbE

Chcete-li vytvořit návrh hardwaru, postupujte podle těchto krokůample a testbench

V závislosti na tom, zda používáte software Intel Quartus® Prime Pro Edition nebo software Intel Quartus Prime Standard Edition, proveďte jednu z následujících akcí: V Intel Quartus Prime Pro Edition klepněte na File ➤ Průvodce novým projektem pro vytvoření nového projektu Quartus Prime nebo File ➤ Otevřete projekt, chcete-li otevřít existující projekt Quartus Prime. Průvodce vás vyzve k zadání zařízení. V softwaru Intel Quartus Prime Standard Edition vyberte v katalogu IP (Tools IP Catalog) skupinu cílových zařízení Arria 10.
V katalogu IP vyhledejte a vyberte 50G Ethernet. Zobrazí se okno Nová varianta IP.

Zadejte název nejvyšší úrovně pro vaši variantu IP a klikněte na OK. Editor parametrů přidá nejvyšší úroveň .qsys (v Intel Quartus Prime Standard Edition) nebo .ip (v Intel Quartus Prime Pro Edition) file automaticky do aktuálního projektu. Pokud budete vyzváni k ručnímu přidání .qsys nebo .ip file k projektu klepněte na Projekt ➤ Přidat/Odebrat Files v projektu přidat file.
V softwaru Intel Quartus Prime Standard Edition musíte vybrat konkrétní zařízení Arria 10 v poli Zařízení nebo ponechat výchozí zařízení, které software Quartus Prime navrhuje.
Poznámka: Konstrukce hardwaru napřample přepíše výběr zařízením na cílové desce. Cílovou desku určíte z nabídky designu napřample možnosti v Example Karta Návrh (krok 8).

Klepněte na tlačítko OK. Zobrazí se editor parametrů.
Na kartě IP zadejte parametry pro variaci jádra IP.

Na Example Záložka Design, napřample Design Files, vyberte možnost Simulace pro vygenerování testovací plochy a vyberte možnost Syntéza pro vygenerování návrhu hardwaru, napřample. Pouze Verilog HDL files jsou generovány.
Poznámka: Funkční jádro VHDL IP není k dispozici. Specifikujte pouze Verilog HDL pro návrh jádra IP, napřample.
Pro Hardware Board vyberte sadu Arria 10 GX Transceiver Signal Integrity Development Kit.
Poznámka: Informace o platformě vhodné pro provoz tohoto hardwaru vám poskytne zástupce Intel FPGAample.

Klepněte na tlačítko Generate Example Design tlačítko. Výběrový příkladample Zobrazí se okno Design Directory.
Pokud si přejete upravit design napřampcesta nebo název adresáře souboru ze zobrazených výchozích hodnot (alt_e50_0_example_design), přejděte na novou cestu a zadejte nový design exampnázev adresáře (ample_dir>).
Klepněte na tlačítko OK.
Viz odpověď KDB Jak kompenzuji chvění kaskádových nebo nevyhrazených hodin pro referenční hodiny Arria 10 PLL? pro řešení byste měli použít v adresáři hardware_test_design v .sdc file.

Poznámka: Musíte si přečíst tuto odpověď KDB, protože cesta RX v jádru 50GbE IP zahrnuje kaskádované PLL. Proto mohou hodiny jádra IP zaznamenat další jitter v zařízeních Arria 10. Tato odpověď KDB objasňuje verze softwaru, ve kterých je nutné řešení.

Související informace
Odpověď KDB: Jak kompenzuji chvění kaskádových nebo nevyhrazených hodin pro referenční hodiny Arria 10 PLL?

Simulace 50GbE Design Example Testbench

Obrázek 7. Postup

Chcete-li simulovat testovací stůl, postupujte podle těchto kroků

Přejděte do adresáře simulace testbenchample_dir>/ example_testbench.
Spusťte simulační skript pro podporovaný simulátor podle vašeho výběru. Skript zkompiluje a spustí testbench v simulátoru. Viz tabulka „Kroky k simulaci testovacího stolu“.
Analyzujte výsledky. Úspěšný testbench odešle deset paketů, přijme deset paketů a zobrazí „Testbench Complete“.

Tabulka 3. Kroky k simulaci Testbench

Simulátor	Instrukce
ModelSim	Do příkazového řádku zadejte vsim -do run_vsim.do Pokud dáváte přednost simulaci bez vyvolání GUI ModelSim, zadejte vsim -c -do run_vsim.do Poznámka: Simulátor ModelSim* – Intel FPGA Edition nemá kapacitu pro simulaci tohoto IP jádra. Musíte použít jiný podporovaný simulátor ModelSim, jako je ModelSim SE.
NCSim	Do příkazového řádku zadejte sh run_ncsim.sh
VCS	Do příkazového řádku zadejte sh run_vcs.sh
Xcelium	Do příkazového řádku napište sh run_xcelium.sh

Úspěšný zkušební provoz zobrazí výstup potvrzující následující chování

Čekání na ustálení hodin RX
Tisk stavu PHY
Odeslání 10 paketů
Příjem 10 paketů

Zobrazuje se „Testbench dokončen“.

Následující sampVýstup le ilustruje úspěšný průběh simulačního testu

#Ref hodiny běží na 625 MHz, takže lze použít celá čísla pro všechny časové periody.

#Vynásobte nahlášené frekvence 33/32, abyste získali skutečné hodinové frekvence.
#Čekání na zarovnání RX
#RX deskew uzamčeno

#RX zarovnání jízdního pruhu uzamčeno
#TX povoleno
#**Odesílání paketu 1…

#**Odesílání paketu 2…
#**Odesílání paketu 3…
#**Odesílání paketu 4…

#**Odesílání paketu 5…
#**Odesílání paketu 6…
#**Odesílání paketu 7…

#**Přijatý balíček 1…
#**Odesílání paketu 8…
#**Přijatý balíček 2…

#**Odesílání paketu 9…
#**Přijatý balíček 3…
#**Odesílání paketu 10…

#**Přijatý balíček 4…
#**Přijatý balíček 5…
#**Přijatý balíček 6…

#**Přijatý balíček 7…
#**Přijatý balíček 8…
#**Přijatý balíček 9…

#**Přijatý balíček 10…
#**
#** Testbench dokončen.

#**
#*************************************************

Kompilace a konfigurace návrhu Přample v Hardware

Pro sestavení návrhu hardwaru napřampa nakonfigurujte jej na svém zařízení Arria 10 GT, postupujte podle těchto kroků

Zajistěte návrh hardwaru napřampgenerace je dokončena.
V softwaru Intel Quartus Prime otevřete projekt Intel Quartus Primeample_dir>/hardware_test_design/eth_ex_50g.qpf.

Před kompilací se ujistěte, že jste implementovali řešení z KDB Odpověď Jak kompenzuji chvění PLL kaskádových nebo nevyhrazených hodin pro referenční hodiny Arria 10 PLL? pokud je to relevantní pro vaši verzi softwaru.
V nabídce Zpracování klepněte na tlačítko Spustit kompilaci.
Po vygenerování objektu SRAM file .sof, postupujte podle těchto kroků pro naprogramování návrhu hardwaru example na zařízení Arria 10:

V nabídce Nástroje klepněte na příkaz Programátor.
V Programátoru klikněte na Nastavení hardwaru.
Vyberte programovací zařízení.

Vyberte a přidejte desku Arria 10 GT s 25G retimerem do své relace Intel Quartus Prime.
Ujistěte se, že je režim nastaven na JTAG.
Vyberte zařízení Arria 10 a klikněte na Přidat zařízení. Programátor zobrazí blokové schéma spojení mezi zařízeními na vaší desce.

V řádku s vaším .sof zaškrtněte políčko pro .sof.
Zaškrtněte políčko ve sloupci Program/Konfigurovat.
Klepněte na tlačítko Start

Poznámka: Tento design example míří na zařízení Arria 10 GT. Kontaktujte prosím svého zástupce Intel FPGA a informujte se o platformě vhodné pro provoz tohoto hardwaru, napřample

Související informace

Odpověď KDB: Jak kompenzuji chvění kaskádových nebo nevyhrazených hodin pro referenční hodiny Arria 10 PLL?

Přírůstková kompilace pro hierarchický a týmový návrh
Programování zařízení Intel FPGA

Testování 50GbE Hardware Design Example

Po zkompilování návrhu jádra 50GbE IP exampPokud jej nakonfigurujete na svém zařízení Arria 10 GT, můžete pomocí System Console naprogramovat jádro IP a jeho vestavěné registry jádra Native PHY IP. Chcete-li zapnout systémovou konzolu a otestovat návrh hardwaru, napřample, postupujte takto:

Po návrhu hardwaru exampSoubor je nakonfigurován na zařízení Arria 10, v softwaru Intel Quartus Prime v nabídce Nástroje klepněte na Nástroje ladění systému ➤ Systémová konzola.
V podokně Tcl Console zadejte cd hwtest, do kterého chcete změnit adresářample_dir>/hardware_test_design/hwtest.

Napište source main.tcl pro otevření připojení k JTAG zvládnout.

IP jádro můžete naprogramovat s následujícím designem napřample příkazy

chkphy_status: Zobrazuje hodinové frekvence a stav uzamčení PHY.

start_pkt_gen: Spustí generátor paketů.
stop_pkt_gen: Zastaví generátor paketů.
loop_on: Zapne interní sériovou zpětnou smyčku

loop_off: Vypne interní sériovou zpětnou vazbu.
reg_read : Vrátí hodnotu registru jádra IP at .
reg_write : Píše do registru jádra IP na adrese .

Související informace

50GbE Design Přample Registry na straně 13 Mapa registrů pro návrh hardwaru example.
Analýza a ladění návrhů pomocí systémové konzoly

Design Přample Popis

Design example demonstruje funkce jádra 50GbE s rozhraním transceiveru v souladu se specifikací CAUI-802.3 standardu IEEE 4ba. Návrh můžete vygenerovat z Example Karta Návrh v editoru parametrů 50GbE. Pro vytvoření návrhu napřample, musíte nejprve nastavit hodnoty parametrů pro variaci jádra IP, kterou chcete generovat ve svém koncovém produktu. Generování návrhu napřample vytvoří kopii jádra IP; testbench a design hardwaru exampPoužijte tuto variantu jako DUT. Pokud nenastavíte hodnoty parametrů zkoušeného zařízení tak, aby odpovídaly hodnotám parametrů ve vašem konečném produktu, návrh exampSoubor, který vygenerujete, nevyužívá variaci jádra IP, kterou zamýšlíte.

Poznámka: Testbench demonstruje základní test jádra IP. Není zamýšleno jako náhrada za úplné ověřovací prostředí. Musíte provést rozsáhlejší ověření vlastního návrhu 50GbE v simulaci a v hardwaru.

Související informace
Intel Arria® 10 50Gbps Ethernet IP Core Uživatelská příručka

Design Přample Chování
Testbench odesílá provoz přes jádro IP, přičemž využívá vysílací a přijímací stranu jádra IP. V hardwarovém provedení napřampMůžete naprogramovat jádro IP v režimu vnitřní sériové zpětné smyčky a generovat provoz na vysílací straně, který se vrací zpět přes přijímací stranu.

Design Přample Signály rozhraní
Testbench 50GbE je samostatný a nevyžaduje, abyste řídili žádné vstupní signály.

Tabulka 4. Návrh hardwaru 50GbE Přample Signály rozhraní

Signál	Směr	Komentáře
clk50	Vstup	Pohon na 50 MHz. Záměrem je řídit to z 50 Mhz oscilátoru na desce.
clk_ref	Vstup	Frekvence 644.53125 MHz.
cpu_resetn	Vstup	Resetuje jádro IP. Aktivní nízká. Řídí globální tvrdý reset csr_reset_n do jádra IP.
*pokračování…*

Signál	Směr	Komentáře
tx_serial[1:0]	Výstup	Transceiver PHY vysílá sériová data.
rx_serial[1:0]	Vstup	Transceiver PHY vstupní sériová data.
user_led[7:0]	Výstup	Stavové signály. Konstrukce hardwaru napřample připojuje tyto bity k buzení LED na cílové desce. Jednotlivé bity odrážejí následující hodnoty signálu a chování hodin: • [0]: Hlavní resetovací signál k jádru IP • [1]: Dělená verze clk_ref • [2]: Dělená verze clk50 • [3]: Dělená verze 100 MHz stavových hodin • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

Související informace
Popisy rozhraní a signálů Poskytuje podrobné popisy signálů jádra IP 50GbE a rozhraní, ke kterým patří.

50GbE Design Přample Registry

Tabulka 5. Návrh hardwaru 50GbE Přample Registrovat mapu
Vypisuje rozsahy registrů mapovaných v paměti pro návrh hardwaru, napřample. K těmto registrům přistupujete pomocí funkcí reg_read a reg_write v systémové konzole.

Word Offset	Registrovat kategorii
0x300–0x5FF	50GbE IP jádrové registry.
0x4000–0x4C00	Arria 10 dynamických rekonfiguračních registrů. Základní adresa registrace je 0x4000 pro pruh 0 a 0x4400 pro pruh 1.

Související informace

Testování 50GbE Hardware Design Example na stránce 11 Příkazy systémové konzoly pro přístup k jádru IP a registrům Native PHY.
Popis řídicího a stavového registru 50GbE Popisuje základní registry 50GbE IP.

Historie revizí dokumentu

Tabulka 6. Design 50G Ethernet Přample Uživatelská příručka Historie revizí

Datum	Uvolnění	Změny
2019.04.03	17.0	Přidán příkaz pro spuštění simulací Xcelium.
2017.11.08	17.0	Přidán odkaz na odpověď KDB, která poskytuje řešení pro potenciální jitter na zařízeních Intel Arria® 10 kvůli kaskádovým ATX PLL v jádru IP. Viz Generování návrhu Přample na straně 7 a Kompilace a Konfigurace Design Example v Hardware na straně 10. Tento design exampuživatelská příručka nebyla aktualizována, aby odrážela Poznámka: drobné změny v generování designu ve verzích Intel Quartus Prime později než verze softwaru Intel Quartus Prime v17.0.
2017.05.08	17.0	První veřejné vydání.

Dokumenty / zdroje

Intel 50G Ethernet Design Přample [pdfUživatelská příručka
50G Ethernet Design Přample, 50G, Ethernet Design Přample, Design Přample

Reference

Uživatelská příručka

Intel 50G Ethernet Design Přample

Rychlý průvodce 50GbE

Design Přample Struktura adresáře

Návrh simulace Přample Components

Generování návrhu Přample

Simulace 50GbE Design Example Testbench

Design Přample Popis

50GbE Design Přample Registry

Dokumenty / zdroje

Reference

Zanechte komentář

Zrušit odpověď