इंटेल 50G इथरनेट डिझाइन उदाample

50GbE द्रुत प्रारंभ मार्गदर्शक

50GbE IP कोर सिम्युलेशन टेस्टबेंच आणि हार्डवेअर डिझाइन एक्स प्रदान करतोample जे संकलन आणि हार्डवेअर चाचणीचे समर्थन करते. तुम्ही डिझाईन व्युत्पन्न करता तेव्हा माजीample, पॅरामीटर एडिटर आपोआप तयार करतो fileहार्डवेअरमध्ये डिझाइनचे अनुकरण करणे, संकलित करणे आणि चाचणी करणे आवश्यक आहे. तुम्ही संकलित हार्डवेअर डिझाइन Arria 10 GT डिव्हाइसवर डाउनलोड करू शकता.

टीप: हे डिझाइन माजीample Arria 10 GT डिव्हाइसला लक्ष्य करते आणि 25G रिटाइमर आवश्यक आहे. हे हार्डवेअर एक्स चालवण्यासाठी योग्य असलेल्या प्लॅटफॉर्मबद्दल चौकशी करण्यासाठी कृपया तुमच्या Intel FPGA प्रतिनिधीशी संपर्क साधाampले काही प्रकरणांमध्ये योग्य हार्डवेअरचे कर्ज उपलब्ध होऊ शकते. याव्यतिरिक्त, इंटेल केवळ संकलन-पूर्व प्रदान करतेample प्रोजेक्ट ज्याचा वापर तुम्ही IP कोर क्षेत्र आणि वेळेचा द्रुतपणे अंदाज लावण्यासाठी करू शकता.

आकृती 1. डिझाइन उदाample वापर

इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा उत्तरदायित्व इंटेल गृहीत धरत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती मिळविण्याचा सल्ला दिला जातो. *इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.

डिझाईन माजीample निर्देशिका संरचना

आकृती 2. 50GbE डिझाइन उदाample निर्देशिका संरचना

हार्डवेअर कॉन्फिगरेशन आणि चाचणी files (हार्डवेअर डिझाइन उदाample) मध्ये स्थित आहेतample_dir>/hardware_test_design. अनुकरण files (केवळ सिम्युलेशनसाठी टेस्टबेंच) मध्ये स्थित आहेतample_dir>/ उदाample_testbench.केवळ-संकलन डिझाइन उदाample मध्ये स्थित आहेample_dir>/compilation_test_design.

सिम्युलेशन डिझाइन उदाample घटक

आकृती 3. 50GbE सिम्युलेशन डिझाइन उदाampले ब्लॉक डायग्राम

सिम्युलेशन उदाample डिझाइन उच्च-स्तरीय चाचणी file मूलभूत_avl_tb_top.sv हे आहे file एटीएक्स पीएलएल इन्स्टंट आणि कनेक्ट करते. यात 50 पॅकेट्स पाठवणे आणि प्राप्त करण्यासाठी send_packets_10g_avl या कार्याचा समावेश आहे.

तक्ता 1. 50GbE IP कोर टेस्टबेंच File वर्णने

File नाव	वर्णन
टेस्टबेंच आणि सिम्युलेशन Files
basic_avl_tb_top.sv	उच्च-स्तरीय टेस्टबेंच file. टेस्टबेंच DUT ला इन्स्टंट करते आणि पॅकेट्स व्युत्पन्न आणि स्वीकारण्यासाठी वेरिलॉग एचडीएल टास्क चालवते.
टेस्टबेंच स्क्रिप्ट्स
run_vsim.do	टेस्टबेंच चालवण्यासाठी मॉडेलसिम स्क्रिप्ट.
run_vcs.sh	टेस्टबेंच चालवण्यासाठी Synopsys VCS स्क्रिप्ट.
run_ncsim.sh	टेस्टबेंच चालवण्यासाठी Cadence NCSim स्क्रिप्ट.
run_xcelium.sh	टेस्टबेंच चालवण्यासाठी Cadence Xcelium* स्क्रिप्ट.

rdware डिझाइन उदाample घटक

आकृती 4. 50GbE हार्डवेअर डिझाइन उदाampउच्च स्तरीय ब्लॉक आकृती

50GbE हार्डवेअर डिझाइन माजीample मध्ये खालील घटक समाविष्ट आहेत

• 50GbE आयपी कोर.
• क्लायंट लॉजिक जे IP कोर आणि पॅकेट जनरेशनच्या प्रोग्रामिंगचे समन्वय साधते.
• डिव्हाइस ट्रान्सीव्हर चॅनेल चालविण्यासाठी ATX PLL.
• IOPLL 100 MHz इनपुट घड्याळापासून हार्डवेअर डिझाइनसाठी 50 MHz घड्याळ तयार करेलampले
• JTAG कंट्रोलर जो सिस्टम कन्सोलशी संवाद साधतो. तुम्ही सिस्टम कन्सोलद्वारे क्लायंट लॉजिकशी संवाद साधता.

तक्ता 2. 50GbE IP कोर हार्डवेअर डिझाइन उदाample File वर्णने

File नावे	वर्णन
eth_ex_50g.qpf	क्वार्टस प्राइम प्रकल्प file
eth_ex_50g.qsf	क्वार्टस प्रकल्प सेटिंग्ज file
eth_ex_50g.sdc	Synopsys डिझाइन मर्यादा file. आपण हे कॉपी आणि सुधारित करू शकता file तुमच्या स्वतःच्या 50GbE डिझाइनसाठी.
चालू ठेवले…

50GbE द्रुत प्रारंभ मार्गदर्शक

File नावे	वर्णन
eth_ex_50g.v	उच्च-स्तरीय व्हेरिलॉग एचडीएल डिझाइन उदाample file
सामान्य/	हार्डवेअर डिझाइन उदाampले समर्थन files
hwtest/main.tcl	मुख्य file सिस्टम कन्सोलमध्ये प्रवेश करण्यासाठी

डिझाइन तयार करणे उदाample

आकृती 5. प्रक्रिया

आकृती 6. उदाamp50GbE पॅरामीटर एडिटरमध्ये le डिझाइन टॅब

हार्डवेअर डिझाइन एक्स व्युत्पन्न करण्यासाठी या चरणांचे अनुसरण कराample आणि testbench

1. तुम्ही Intel Quartus® Prime Pro Edition सॉफ्टवेअर किंवा Intel Quartus Prime Standard Edition सॉफ्टवेअर वापरत आहात यावर अवलंबून, खालीलपैकी एक क्रिया करा: Intel Quartus Prime Pro Edition मध्ये, क्लिक करा File ➤ नवीन क्वार्टस प्राइम प्रोजेक्ट तयार करण्यासाठी नवीन प्रोजेक्ट विझार्ड, किंवा File ➤ विद्यमान क्वार्टस प्राइम प्रकल्प उघडण्यासाठी प्रकल्प उघडा. विझार्ड आपल्याला डिव्हाइस निर्दिष्ट करण्यास सूचित करतो. इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन सॉफ्टवेअरमध्ये, आयपी कॅटलॉग (टूल्स आयपी कॅटलॉग) मध्ये, Arria 10 लक्ष्य डिव्हाइस कुटुंब निवडा.
2. IP कॅटलॉगमध्ये, 50G इथरनेट शोधा आणि निवडा. नवीन IP भिन्नता विंडो दिसेल.
3. तुमच्या IP भिन्नतेसाठी उच्च-स्तरीय नाव निर्दिष्ट करा आणि ओके क्लिक करा. पॅरामीटर एडिटर उच्च-स्तरीय .qsys (Intel Quartus Prime Standard Edition मध्ये) किंवा .ip (Intel Quartus Prime Pro Edition मध्ये) जोडतो. file वर्तमान प्रकल्पास स्वयंचलितपणे. तुम्हाला स्वहस्ते .qsys किंवा .ip जोडण्यासाठी सूचित केले असल्यास file प्रोजेक्टमध्ये, प्रोजेक्ट ➤ जोडा/काढा वर क्लिक करा Files जोडण्यासाठी प्रकल्पात file.
4. इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन सॉफ्टवेअरमध्ये, तुम्ही डिव्हाइस फील्डमध्ये विशिष्ट Arria 10 डिव्हाइस निवडले पाहिजे किंवा क्वार्टस प्राइम सॉफ्टवेअरने प्रस्तावित केलेले डीफॉल्ट डिव्हाइस ठेवा.
   टीप: हार्डवेअर डिझाइन उदाample लक्ष्य बोर्डवरील डिव्हाइससह निवड अधिलिखित करते. तुम्ही डिझाईन एक्सच्या मेनूमधून लक्ष्य बोर्ड निर्दिष्ट कराampमाजी मध्ये le पर्यायample डिझाइन टॅब (चरण 8).
5. ओके क्लिक करा. पॅरामीटर एडिटर दिसेल.
6. आयपी टॅबवर, तुमच्या आयपी कोर व्हेरिएशनसाठी पॅरामीटर्स निर्दिष्ट करा.
7. माजी वरample डिझाइन टॅब, उदाampले डिझाइन Files, टेस्टबेंच जनरेट करण्यासाठी सिम्युलेशन पर्याय निवडा आणि हार्डवेअर डिझाइन तयार करण्यासाठी सिंथेसिस पर्याय निवडाampले फक्त व्हेरिलॉग एचडीएल files व्युत्पन्न होतात.
   टीप: कार्यात्मक VHDL IP कोर उपलब्ध नाही. तुमच्या आयपी कोअर डिझाइनसाठी फक्त व्हेरिलॉग एचडीएल निर्दिष्ट कराampले
8. हार्डवेअर बोर्डसाठी Arria 10 GX ट्रान्सीव्हर सिग्नल इंटिग्रिटी डेव्हलपमेंट किट निवडा.
   टीप: हे हार्डवेअर एक्स चालवण्यासाठी योग्य असलेल्या प्लॅटफॉर्मबद्दल माहितीसाठी तुमच्या Intel FPGA प्रतिनिधीशी संपर्क साधाampले
9. Generate Ex वर क्लिक कराampले डिझाईन बटण. निवडा माजीampले डिझाईन डिरेक्टरी विंडो दिसेल.
10. जर तुम्हाला डिझाइनमध्ये बदल करायचे असतील तर माजीample निर्देशिका पथ किंवा डिफॉल्टमधून नाव प्रदर्शित केले आहे (alt_e50_0_example_design), नवीन पथ ब्राउझ करा आणि नवीन डिझाइन ex टाइप कराampले डिरेक्टरी नाव (ample_dir>).
11. ओके क्लिक करा.
12. KDB उत्तराचा संदर्भ घ्या मी Arria 10 PLL संदर्भ घड्याळासाठी PLL कॅस्केडिंग किंवा नॉन-डेडिकेटेड क्लॉक पाथच्या गोंधळाची भरपाई कशी करू? वर्कअराउंडसाठी तुम्ही .sdc मधील hardware_test_design निर्देशिकेत अर्ज करावा file.

टीप: तुम्ही या KDB उत्तराचा सल्ला घ्यावा कारण 50GbE IP कोर मधील RX मार्गामध्ये कॅस्केड केलेले PLL समाविष्ट आहेत. त्यामुळे, आयपी कोर घड्याळे Arria 10 उपकरणांमध्ये अतिरिक्त गोंधळ अनुभवू शकतात. हे KDB उत्तर सॉफ्टवेअर रिलीझचे स्पष्टीकरण देते ज्यामध्ये वर्कअराउंड आवश्यक आहे.

संबंधित माहिती
KDB उत्तर: Arria 10 PLL संदर्भ घड्याळासाठी मी PLL कॅस्केडिंग किंवा नॉन-डेडिकेटेड क्लॉक पाथच्या गोंधळाची भरपाई कशी करू?

50GbE डिझाइनचे अनुकरण करत आहेampले टेस्टबेंच

आकृती 7. प्रक्रिया

टेस्टबेंचचे अनुकरण करण्यासाठी या चरणांचे अनुसरण करा

1. testbench सिम्युलेशन निर्देशिकेत बदलाample_dir>/ उदाample_testbench.
2. तुमच्या पसंतीच्या समर्थित सिम्युलेटरसाठी सिम्युलेशन स्क्रिप्ट चालवा. स्क्रिप्ट संकलित करते आणि सिम्युलेटरमध्ये टेस्टबेंच चालवते. "टेस्टबेंचचे अनुकरण करण्यासाठी पायऱ्या" या सारणीचा संदर्भ घ्या.
3. परिणामांचे विश्लेषण करा. यशस्वी टेस्टबेंच दहा पॅकेट पाठवते, दहा पॅकेट्स प्राप्त करते आणि "टेस्टबेंच पूर्ण" प्रदर्शित करते.

तक्ता 3. टेस्टबेंचचे अनुकरण करण्यासाठी पायऱ्या

सिम्युलेटर	सूचना
मॉडेलसिम	कमांड लाइनमध्ये, vsim -do run_vsim.do टाइप करा तुम्ही मॉडेलसिम GUI न आणता अनुकरण करण्यास प्राधान्य दिल्यास, vsim -c -do run_vsim.do टाइप करा. टीप: मॉडेलसिम* – इंटेल एफपीजीए एडिशन सिम्युलेटरमध्ये या आयपी कोरचे अनुकरण करण्याची क्षमता नाही. तुम्ही दुसरे समर्थित मॉडेलसिम सिम्युलेटर जसे की ModelSim SE वापरणे आवश्यक आहे.
NCSim	कमांड लाइनमध्ये sh run_ncsim.sh टाइप करा
VCS	कमांड लाइनमध्ये sh run_vcs.sh टाइप करा
एक्सेलियम	कमांड लाइनमध्ये sh run_xcelium.sh टाइप करा

यशस्वी चाचणी रन खालील वर्तनाची पुष्टी करणारे आउटपुट प्रदर्शित करते

1. RX घड्याळ स्थिर होण्याची वाट पाहत आहे
2. PHY स्थिती मुद्रित करत आहे
3. 10 पॅकेट पाठवत आहे
4. 10 पॅकेट्स प्राप्त
5. "टेस्टबेंच पूर्ण" प्रदर्शित करत आहे.

खालील एसample आउटपुट एक यशस्वी सिम्युलेशन चाचणी रन दर्शवते

• #Ref घड्याळ 625 MHz वर चालवले जाते त्यामुळे घड्याळाच्या सर्व कालावधीसाठी पूर्ण संख्या वापरली जाऊ शकते.
• #वास्तविक घड्याळ फ्रिक्वेन्सी मिळवण्यासाठी 33/32 ने नोंदवलेल्या फ्रिक्वेन्सीचा गुणाकार करा.
• #RX संरेखनासाठी प्रतीक्षा करत आहे
• #RX डेस्क्यू लॉक केले
• #RX लेन संरेखन लॉक केले
• #TX सक्षम
• #**पॅकेट १ पाठवत आहे...
• #**पॅकेट १ पाठवत आहे...
• #**पॅकेट १ पाठवत आहे...
• #**पॅकेट १ पाठवत आहे...
• #**पॅकेट १ पाठवत आहे...
• #**पॅकेट १ पाठवत आहे...
• #**पॅकेट १ पाठवत आहे...
• #**मिळाले पॅकेट १...
• #**पॅकेट १ पाठवत आहे...
• #**मिळाले पॅकेट १...
• #**पॅकेट १ पाठवत आहे...
• #**मिळाले पॅकेट १...
• #**पॅकेट १ पाठवत आहे...
• #**मिळाले पॅकेट १...
• #**मिळाले पॅकेट १...
• #**मिळाले पॅकेट १...
• #**मिळाले पॅकेट १...
• #**मिळाले पॅकेट १...
• #**मिळाले पॅकेट १...
• #**मिळाले पॅकेट १...
• #**
• #** टेस्टबेंच पूर्ण.
• #**
• #***********************************************

डिझाईन संकलित करणे आणि कॉन्फिगर करणे उदाampहार्डवेअर मध्ये le

हार्डवेअर डिझाइन संकलित करण्यासाठी उदाample आणि तुमच्या Arria 10 GT डिव्हाइसवर कॉन्फिगर करा, या चरणांचे अनुसरण करा

1. हार्डवेअर डिझाइनची खात्री करा उदाampले पिढी पूर्ण झाली.
2. इंटेल क्वार्टस प्राइम सॉफ्टवेअरमध्ये, इंटेल क्वार्टस प्राइम प्रोजेक्ट उघडाample_dir>/hardware_test_design/eth_ex_50g.qpf.
3. संकलित करण्यापूर्वी, तुम्ही KDB उत्तर मधून वर्कअराउंड अंमलात आणले आहे याची खात्री करा Arria 10 PLL संदर्भ घड्याळासाठी PLL कॅस्केडिंग किंवा नॉन-डेडिकेटेड क्लॉक पाथची भरपाई मी कशी करू? तुमच्या सॉफ्टवेअर रिलीझसाठी उपयुक्त असल्यास.
4. प्रक्रिया मेनूवर, संकलन प्रारंभ करा क्लिक करा.
5. तुम्ही SRAM ऑब्जेक्ट व्युत्पन्न केल्यानंतर file .sof, हार्डवेअर डिझाइन एक्स प्रोग्राम करण्यासाठी या चरणांचे अनुसरण कराampArria 10 डिव्हाइसवर le:

• टूल्स मेनूवर, प्रोग्रामर क्लिक करा.
• प्रोग्रामरमध्ये, हार्डवेअर सेटअप वर क्लिक करा.
• प्रोग्रामिंग डिव्हाइस निवडा.
• तुमच्या इंटेल क्वार्टस प्राइम सेशनमध्ये 10G रिटाइमरसह Arria 25 GT बोर्ड निवडा आणि जोडा.
• मोड J वर सेट केल्याची खात्री कराTAG.
• Arria 10 डिव्हाइस निवडा आणि डिव्हाइस जोडा क्लिक करा. प्रोग्रामर तुमच्या बोर्डवरील उपकरणांमधील कनेक्शनचा ब्लॉक आकृती दाखवतो.
• तुमच्या .sof सह पंक्तीमध्ये, .sof साठी बॉक्स चेक करा.
• प्रोग्राम/कॉन्फिगर कॉलममधील बॉक्स चेक करा.
• प्रारंभ क्लिक करा

टीप: हे डिझाइन माजीample Arria 10 GT डिव्हाइसला लक्ष्य करते. हे हार्डवेअर एक्स चालवण्यासाठी योग्य असलेल्या प्लॅटफॉर्मबद्दल चौकशी करण्यासाठी कृपया तुमच्या Intel FPGA प्रतिनिधीशी संपर्क साधाample

संबंधित माहिती

• KDB उत्तर: Arria 10 PLL संदर्भ घड्याळासाठी मी PLL कॅस्केडिंग किंवा नॉनडेडिकेटेड क्लॉक पाथच्या गोंधळाची भरपाई कशी करू?
• श्रेणीबद्ध आणि टीम-आधारित डिझाइनसाठी वाढीव संकलन
• प्रोग्रामिंग इंटेल FPGA डिव्हाइसेस

50GbE हार्डवेअर डिझाइनची चाचणी करत आहेample

आपण 50GbE IP कोर डिझाइन संकलित केल्यानंतरample आणि तुमच्या Arria 10 GT डिव्हाइसवर कॉन्फिगर करा, तुम्ही IP कोर आणि त्याच्या एम्बेडेड नेटिव्ह PHY IP कोर रजिस्टर्स प्रोग्राम करण्यासाठी सिस्टम कन्सोल वापरू शकता. सिस्टम कन्सोल चालू करण्यासाठी आणि हार्डवेअर डिझाइनची चाचणी घेण्यासाठी उदाampनंतर, या चरणांचे अनुसरण करा:

1. हार्डवेअर डिझाइन नंतर माजीample हे Arria 10 डिव्हाइसवर कॉन्फिगर केले आहे, Intel Quartus Prime सॉफ्टवेअरमध्ये, Tools मेनूवर, System Debugging Tools ➤ System Console वर क्लिक करा.
2. Tcl कन्सोल उपखंडात, निर्देशिका बदलण्यासाठी cd hwtest टाइप कराample_dir>/hardware_test_design/hwtest.
3. J शी कनेक्शन उघडण्यासाठी स्रोत main.tcl टाइप कराTAG गुरु

तुम्ही खालील डिझाईन ex सह IP कोर प्रोग्राम करू शकताample आज्ञा

• chkphy_status: घड्याळ फ्रिक्वेन्सी आणि PHY लॉक स्थिती प्रदर्शित करते.
• start_pkt_gen: पॅकेट जनरेटर सुरू करते.
• stop_pkt_gen: पॅकेट जनरेटर थांबवते.
• loop_on: अंतर्गत सीरियल लूपबॅक चालू करते
• loop_off: अंतर्गत सीरियल लूपबॅक बंद करते.
• reg_read : येथे आयपी कोर रजिस्टर मूल्य परत करते .
• reg_write : लिहितो पत्त्यावरील आयपी कोर रजिस्टरवर .

संबंधित माहिती

• 50GbE डिझाइन उदाample registers on page 13 हार्डवेअर डिझाइनसाठी नकाशाची नोंदणी करा उदाampले
• सिस्टम कन्सोलसह डिझाइनचे विश्लेषण आणि डीबगिंग

डिझाईन माजीample वर्णन

डिझाइन माजीample IEEE 50ba मानक CAUI-802.3 विनिर्देशनाशी सुसंगत ट्रान्सीव्हर इंटरफेससह 4GbE कोरची कार्ये प्रदर्शित करते. तुम्ही Ex कडून डिझाइन तयार करू शकताamp50GbE पॅरामीटर एडिटरमध्ये le डिझाइन टॅब. डिझाइन तयार करण्यासाठी उदाampप्रथम, तुम्ही तुमच्या अंतिम उत्पादनामध्ये निर्माण करू इच्छित असलेल्या IP कोर भिन्नतेसाठी प्रथम पॅरामीटर मूल्ये सेट करणे आवश्यक आहे. डिझाईन तयार करणे उदाample आयपी कोरची प्रत तयार करते; टेस्टबेंच आणि हार्डवेअर डिझाइन उदाampया भिन्नतेचा वापर DUT म्हणून करू. तुमच्या अंतिम उत्पादनातील पॅरामीटर मूल्यांशी जुळण्यासाठी तुम्ही DUT साठी पॅरामीटर मूल्ये सेट न केल्यास, डिझाइन माजीampतुम्ही व्युत्पन्न करता ते तुम्हाला अभिप्रेत असलेल्या आयपी कोर व्हेरिएशनचा वापर करत नाही.

टीप: टेस्टबेंच आयपी कोरची मूलभूत चाचणी दाखवते. हे पूर्ण सत्यापन वातावरणाचा पर्याय बनण्याचा हेतू नाही. तुम्ही तुमच्या स्वतःच्या 50GbE डिझाइनचे सिम्युलेशन आणि हार्डवेअरमध्ये अधिक विस्तृत पडताळणी करणे आवश्यक आहे.

संबंधित माहिती
Intel Arria® 10 50Gbps इथरनेट IP कोर वापरकर्ता मार्गदर्शक

डिझाईन माजीample वर्तन
टेस्टबेंच आयपी कोरमधून ट्रॅफिक पाठवते, आयपी कोरच्या ट्रान्समिट साइड आणि रिसीव्ह साइडचा वापर करते. हार्डवेअर डिझाइनमध्ये माजीampले, तुम्ही आयपी कोरला अंतर्गत सिरीयल लूपबॅक मोडमध्ये प्रोग्राम करू शकता आणि ट्रान्समिट साइडवर ट्रॅफिक व्युत्पन्न करू शकता जे रिसीव्ह साइडमधून परत जाते.

डिझाईन माजीampले इंटरफेस सिग्नल
50GbE टेस्टबेंच स्वयंपूर्ण आहे आणि त्यासाठी तुम्हाला कोणतेही इनपुट सिग्नल चालविण्याची आवश्यकता नाही.

तक्ता 4. 50GbE हार्डवेअर डिझाइन उदाampले इंटरफेस सिग्नल

सिग्नल	दिशा	टिप्पण्या
clk50	इनपुट	50 MHz वर चालवा. बोर्डवरील 50 मेगाहर्ट्झ ऑसिलेटरवरून हे चालविण्याचा हेतू आहे.
clk_ref	इनपुट	644.53125 MHz वर चालवा.
cpu_resetn	इनपुट	आयपी कोर रीसेट करते. सक्रिय कमी. जागतिक हार्ड रीसेट csr_reset_n ला IP कोअरवर ड्राइव्ह करते.
चालू ठेवले…

इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा उत्तरदायित्व इंटेल गृहीत धरत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती मिळविण्याचा सल्ला दिला जातो. *इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.

सिग्नल	दिशा	टिप्पण्या
tx_serial[1:0]	आउटपुट	ट्रान्सीव्हर PHY आउटपुट सीरियल डेटा.
rx_serial[1:0]	इनपुट	ट्रान्सीव्हर PHY इनपुट सीरियल डेटा.
user_led[7:0]	आउटपुट	स्थिती संकेत. हार्डवेअर डिझाइन उदाample हे बिट्स टार्गेट बोर्डवर LED चालवण्यासाठी जोडते. वैयक्तिक बिट खालील सिग्नल मूल्ये आणि घड्याळ वर्तन प्रतिबिंबित करतात: • [०]: IP कोरवर मुख्य रीसेट सिग्नल • [१]: clk_ref ची विभाजित आवृत्ती • [२]: clk2 ची विभाजित आवृत्ती • [३]: १०० मेगाहर्ट्झ स्थिती घड्याळाची विभाजित आवृत्ती • [४]: tx_lanes_stable • [५]: rx_block_lock • [६]: rx_am_lock • [७]: rx_pcs_ready

संबंधित माहिती
इंटरफेस आणि सिग्नल वर्णने 50GbE IP कोर सिग्नल आणि ते ज्या इंटरफेसशी संबंधित आहेत त्यांचे तपशीलवार वर्णन प्रदान करते.

50GbE डिझाइन उदाample नोंदणी

तक्ता 5. 50GbE हार्डवेअर डिझाइन उदाample नोंदणी नकाशा
हार्डवेअर डिझाइन एक्ससाठी मेमरी मॅप केलेल्या रजिस्टर रेंजची यादी करतेampले तुम्ही सिस्टम कन्सोलमधील reg_read आणि reg_write फंक्शन्ससह या रजिस्टर्समध्ये प्रवेश करता.

शब्द ऑफसेट	नोंदणी श्रेणी
0x300–0x5FF	50GbE आयपी कोर नोंदणी.
0x4000–0x4C00	Arria 10 डायनॅमिक रीकॉन्फिगरेशन रजिस्टर्स. नोंदणीचा ​​मूळ पत्ता लेन 0 साठी 4000x0 आणि लेन 0 साठी 4400x1 आहे.

संबंधित माहिती

• 50GbE हार्डवेअर डिझाइनची चाचणी करत आहेample पृष्ठ 11 वर सिस्टम कन्सोल IP कोर आणि नेटिव्ह PHY रजिस्टर्समध्ये प्रवेश करण्यासाठी आज्ञा देतो.
• 50GbE नियंत्रण आणि स्थिती नोंदणीचे वर्णन 50GbE IP कोर रजिस्टर्सचे वर्णन करते.

दस्तऐवज पुनरावृत्ती इतिहास

तक्ता 6. 50G इथरनेट डिझाइन उदाample वापरकर्ता मार्गदर्शक पुनरावृत्ती इतिहास

तारीख	सोडा	बदल
2019.04.03	17.0	Xcelium सिम्युलेशन चालवण्यासाठी कमांड जोडली.
2017.11.08	17.0	KDB उत्तरासाठी लिंक जोडली आहे जी IP कोरमध्ये ATX PLLs कॅस्केडिंगमुळे Intel Arria® 10 डिव्हाइसेसवरील संभाव्य गोंधळासाठी उपाय प्रदान करते. पहा डिझाइन तयार करणे उदाample पृष्ठ 7 वर आणि संकलन आणि डिझाइन कॉन्फिगर करणे उदाampहार्डवेअर मध्ये le पृष्ठ 10 वर. हे डिझाइन माजीample वापरकर्ता मार्गदर्शक प्रतिबिंबित करण्यासाठी अद्यतनित केलेले नाही टीप: इंटेल क्वार्टस प्राइम मधील डिझाईन जनरेशनमधील किरकोळ बदल इंटेल क्वार्टस प्राइम सॉफ्टवेअर रिलीझच्या नंतर रिलीज होतात v17.0.
2017.05.08	17.0	प्रारंभिक सार्वजनिक प्रकाशन.

इंटेल कॉर्पोरेशन. सर्व हक्क राखीव. इंटेल, इंटेल लोगो आणि इतर इंटेल चिन्ह हे इंटेल कॉर्पोरेशन किंवा त्याच्या उपकंपन्यांचे ट्रेडमार्क आहेत. इंटेल त्याच्या FPGA आणि सेमीकंडक्टर उत्पादनांच्या कार्यप्रदर्शनास इंटेलच्या मानक वॉरंटीनुसार वर्तमान वैशिष्ट्यांनुसार वॉरंटी देते, परंतु कोणत्याही वेळी कोणतीही सूचना न देता कोणतीही उत्पादने आणि सेवांमध्ये बदल करण्याचा अधिकार राखून ठेवते. इंटेलने लिखित स्वरूपात स्पष्टपणे मान्य केल्याशिवाय येथे वर्णन केलेल्या कोणत्याही माहिती, उत्पादन किंवा सेवेच्या अर्जामुळे किंवा वापरामुळे उद्भवणारी कोणतीही जबाबदारी किंवा उत्तरदायित्व इंटेल गृहीत धरत नाही. इंटेल ग्राहकांना कोणत्याही प्रकाशित माहितीवर विसंबून राहण्यापूर्वी आणि उत्पादने किंवा सेवांसाठी ऑर्डर देण्यापूर्वी डिव्हाइस वैशिष्ट्यांची नवीनतम आवृत्ती मिळविण्याचा सल्ला दिला जातो. *इतर नावे आणि ब्रँडवर इतरांची मालमत्ता म्हणून दावा केला जाऊ शकतो.

कागदपत्रे / संसाधने

इंटेल 50G इथरनेट डिझाइन उदाample [pdf] वापरकर्ता मार्गदर्शक 50G इथरनेट डिझाइन उदाample, 50G, इथरनेट डिझाइन उदाampले, डिझाइन उदाample

संदर्भ

• वापरकर्ता मॅन्युअल