desain intel 50G Ethernet Example
Panduan Mulai Cepat 50GbE
Inti IP 50GbE menyediakan testbench simulasi dan desain perangkat keras exampfile yang mendukung kompilasi dan pengujian perangkat keras. Ketika Anda menghasilkan ex desainample, editor parameter secara otomatis membuat fileDiperlukan untuk mensimulasikan, mengkompilasi, dan menguji desain di perangkat keras. Anda dapat mengunduh desain perangkat keras yang dikompilasi ke perangkat Arria 10 GT.
Catatan: mantan desain iniample menargetkan perangkat Arria 10 GT dan membutuhkan penghitung waktu 25G. Silakan hubungi perwakilan Intel FPGA Anda untuk menanyakan tentang platform yang cocok untuk menjalankan ex perangkat keras iniample. Dalam beberapa kasus pinjaman perangkat keras yang sesuai mungkin tersedia. Selain itu, Intel menyediakan file example proyek yang dapat Anda gunakan untuk memperkirakan area dan waktu inti IP dengan cepat.
Gambar 1. Desain Kelample Penggunaan
Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin performa produk FPGA dan semikonduktornya sesuai spesifikasi saat ini sesuai dengan garansi standar Intel, tetapi berhak melakukan perubahan pada produk dan layanan apa pun kapan pun tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan versi terbaru dari spesifikasi perangkat sebelum mengandalkan informasi yang dipublikasikan dan sebelum memesan produk atau layanan. *Nama dan merek lain dapat diklaim sebagai milik orang lain.
Desain Example Struktur Direktori
Gambar 2. Desain 50GbE Kelample Struktur Direktori
Konfigurasi dan pengujian perangkat keras files (desain perangkat keras example) terletak diample_dir>/hardware_test_design. Simulasi files (testbench untuk simulasi saja) berada diample_dir>/ example_testbench.Ex desain khusus kompilasiample terletak diample_dir>/compilation_test_design.
Desain Simulasi Kelample Komponen
Gambar 3. Desain Simulasi 50GbE Example Diagram Blok
Simulasi examptes tingkat atas desain le file adalah basic_avl_tb_top.sv Ini file instantiates dan menghubungkan ATX PLL. Ini termasuk tugas, send_packets_50g_avl, untuk mengirim dan menerima 10 paket.
Tabel 1. Testbench Inti IP 50GbE File Deskripsi
| File Nama | Keterangan |
| Testbench dan Simulasi Files | |
| basic_avl_tb_top.sv | Testbench tingkat atas file. Testbench memberi contoh DUT dan menjalankan tugas Verilog HDL untuk menghasilkan dan menerima paket. |
| Skrip Testbench | |
| jalankan_vsim.do | Skrip ModelSim untuk menjalankan testbench. |
| jalankan_vcs.sh | Skrip Synopsys VCS untuk menjalankan testbench. |
| jalankan_ncsim.sh | Skrip Cadence NCSim untuk menjalankan testbench. |
| jalankan_xcelium.sh | Skrip Cadence Xcelium* untuk menjalankan testbench. |
Desain rdware Example Komponen
Gambar 4. Desain Perangkat Keras 50GbE Kelample Diagram Blok Tingkat Tinggi
Desain perangkat keras 50GbE example mencakup komponen-komponen berikut
- Inti IP 50GbE.
- Logika klien yang mengoordinasikan pemrograman inti IP dan pembuatan paket.
- ATX PLL untuk menggerakkan saluran transceiver perangkat.
- IOPLL untuk menghasilkan jam 100 MHz dari jam input 50 MHz ke desain perangkat keras exampsaya.
- JTAG controller yang berkomunikasi dengan System Console. Anda berkomunikasi dengan logika klien melalui Konsol Sistem.
Tabel 2. Desain Perangkat Keras Inti IP 50GbE Kelample File Deskripsi
| File Nama | Keterangan |
| eth_ex_50g.qpf | Proyek Quartus Prime file |
| eth_ex_50g.qsf | Pengaturan proyek Quartus file |
| eth_ex_50g.sdc | Batasan Desain Sinopsis file. Anda dapat menyalin dan memodifikasi ini file untuk desain 50GbE Anda sendiri. |
| lanjutan… | |
Panduan Mulai Cepat 50GbE
| File Nama | Keterangan |
| et_ex_50g.v | Desain Verilog HDL tingkat atas example file |
| umum/ | Desain perangkat keras misampdukungan le files |
| hwtest/main.tcl | Utama file untuk mengakses Konsol Sistem |
Menghasilkan Desain Example
Gambar 5. Prosedur
Gambar 6. Contohample Design Tab di Editor Parameter 50GbE
Ikuti langkah-langkah ini untuk menghasilkan ex desain perangkat kerasample dan testbench
- Bergantung pada apakah Anda menggunakan perangkat lunak Intel Quartus® Prime Pro Edition atau perangkat lunak Intel Quartus Prime Standard Edition, lakukan salah satu tindakan berikut: Di Intel Quartus Prime Pro Edition, klik File ➤ New Project Wizard untuk membuat proyek Quartus Prime baru, atau File ➤ Buka Proyek untuk membuka proyek Quartus Prime yang sudah ada. Wisaya meminta Anda untuk menentukan perangkat. Dalam perangkat lunak Intel Quartus Prime Standard Edition, di Katalog IP (Katalog Alat IP), pilih rangkaian perangkat target Arria 10.
- Di Katalog IP, temukan dan pilih 50G Ethernet. Jendela New IP Variation muncul.
- Tentukan nama tingkat teratas untuk variasi IP Anda dan klik OK. Editor parameter menambahkan .qsys tingkat atas (dalam Intel Quartus Prime Standard Edition) atau .ip (dalam Intel Quartus Prime Pro Edition) file ke proyek saat ini secara otomatis. Jika Anda diminta untuk menambahkan .qsys atau .ip secara manual file ke proyek, klik Proyek ➤ Tambah/Hapus Files di Proyek untuk menambahkan file.
- Dalam perangkat lunak Intel Quartus Prime Standard Edition, Anda harus memilih perangkat Arria 10 tertentu di bidang Perangkat, atau mempertahankan perangkat default yang diusulkan oleh perangkat lunak Quartus Prime.
Catatan: Desain perangkat keras example menimpa pilihan dengan perangkat di papan target. Anda menentukan papan target dari menu desain example pilihan di Examptab Desain (Langkah 8). - Klik Oke. Editor parameter muncul.
- Pada tab IP, tentukan parameter untuk variasi inti IP Anda.
- Di Mantanamptab Desain, untuk Kelample Desain Files, pilih opsi Simulasi untuk menghasilkan testbench, dan pilih opsi Sintesis untuk menghasilkan ex desain perangkat kerasample. Hanya Verilog HDL files dihasilkan.
Catatan: Inti IP VHDL fungsional tidak tersedia. Tentukan Verilog HDL saja, untuk contoh desain inti IP Andaampsaya. - Untuk Papan Perangkat Keras pilih Kit Pengembangan Integritas Sinyal Transceiver Arria 10 GX.
Catatan: Hubungi perwakilan Intel FPGA Anda untuk informasi tentang platform yang cocok untuk menjalankan ex perangkat keras iniampsaya. - Klik Hasilkan Examptombol Desain. Pilih Exampjendela Design Directory muncul.
- Jika Anda ingin memodifikasi desain example jalur direktori atau nama dari default yang ditampilkan (alt_e50_0_example_design), telusuri ke jalur baru dan ketik ex desain baruampnama direktori file (ample_dir>).
- Klik OK.
- Lihat Jawaban KDB Bagaimana cara mengkompensasi jitter cascading PLL atau jalur jam non-khusus untuk jam referensi Arria 10 PLL? untuk solusinya, Anda harus mendaftar di direktori hardware_test_design di .sdc file.
Catatan: Anda harus berkonsultasi dengan Jawaban KDB ini karena jalur RX dalam inti IP 50GbE menyertakan PLL bertingkat. Oleh karena itu, jam inti IP mungkin mengalami jitter tambahan di perangkat Arria 10. Jawaban KDB ini mengklarifikasi rilis perangkat lunak di mana solusinya diperlukan.
Informasi Terkait
Jawaban KDB: Bagaimana cara mengkompensasi jitter cascading PLL atau jalur jam non-khusus untuk jam referensi Arria 10 PLL?
Mensimulasikan Desain 50GbE Example Meja Tes
Gambar 7. Prosedur
Ikuti langkah-langkah ini untuk mensimulasikan testbench
- Ubah ke direktori simulasi testbenchample_dir>/ example_testbench.
- Jalankan skrip simulasi untuk simulator pilihan Anda yang didukung. Skrip mengkompilasi dan menjalankan testbench di simulator. Lihat tabel “Langkah-Langkah untuk Mensimulasikan Testbench”.
- Analisis hasilnya. Testbench yang berhasil mengirimkan sepuluh paket, menerima sepuluh paket, dan menampilkan “Testbench complete.”
Tabel 3. Langkah-langkah Simulasi Testbench
| Simulasi | Instruksi |
| Model Sim | Di baris perintah, ketik vsim -do run_vsim.do
Jika Anda lebih suka mensimulasikan tanpa menampilkan GUI ModelSim, ketik vsim -c -do run_vsim.do Catatan: Simulator ModelSim* – Intel FPGA Edition tidak memiliki kapasitas untuk mensimulasikan inti IP ini. Anda harus menggunakan simulator ModelSim lain yang didukung seperti ModelSim SE. |
| NCSim | Di baris perintah, ketik sh run_ncsim.sh |
| VCS | Di baris perintah, ketik sh run_vcs.sh |
| Xcelium | Di baris perintah, ketik sh run_xcelium.sh |
Uji coba yang berhasil menampilkan keluaran yang mengonfirmasi perilaku berikut
- Menunggu jam RX untuk diselesaikan
- Mencetak status PHY
- Mengirim 10 paket
- Menerima 10 paket
- Menampilkan "Testbench selesai."
Berikut ini sample output mengilustrasikan uji coba simulasi yang sukses
- Jam #Ref dijalankan pada 625 MHz sehingga bilangan bulat dapat digunakan untuk semua periode jam.
- #Kalikan frekuensi yang dilaporkan dengan 33/32 untuk mendapatkan frekuensi jam aktual.
- #Menunggu penyelarasan RX
- #RX deskew terkunci
- Penyelarasan jalur #RX terkunci
- #TX diaktifkan
- #**Mengirim Paket 1…
- #**Mengirim Paket 2…
- #**Mengirim Paket 3…
- #**Mengirim Paket 4…
- #**Mengirim Paket 5…
- #**Mengirim Paket 6…
- #**Mengirim Paket 7…
- #**Menerima Paket 1…
- #**Mengirim Paket 8…
- #**Menerima Paket 2…
- #**Mengirim Paket 9…
- #**Menerima Paket 3…
- #**Mengirim Paket 10…
- #**Menerima Paket 4…
- #**Menerima Paket 5…
- #**Menerima Paket 6…
- #**Menerima Paket 7…
- #**Menerima Paket 8…
- #**Menerima Paket 9…
- #**Menerima Paket 10…
- #**
- #** Testbench selesai.
- #**
- #******************************************
Menyusun dan Mengkonfigurasi Desain Example di Hardware
Untuk mengkompilasi ex desain perangkat kerasample dan konfigurasikan di perangkat Arria 10 GT Anda, ikuti langkah-langkah ini
- Pastikan desain perangkat keras exampgenerasi le selesai.
- Di perangkat lunak Intel Quartus Prime, buka proyek Intel Quartus Primeample_dir>/hardware_test_design/eth_ex_50g.qpf.
- Sebelum mengkompilasi, pastikan Anda telah mengimplementasikan solusi dari KDB Answer Bagaimana cara mengkompensasi jitter cascading PLL atau jalur jam non-khusus untuk jam referensi Arria 10 PLL? jika relevan untuk rilis perangkat lunak Anda.
- Pada Pemrosesan menu, klik Mulai Kompilasi.
- Setelah Anda menghasilkan objek SRAM file .sof, ikuti langkah-langkah ini untuk memprogram ex desain perangkat kerasample di perangkat Arria 10:
- Pada menu Alat, klik Pemrogram.
- Di Programmer, klik Pengaturan Perangkat Keras.
- Pilih perangkat pemrograman.
- Pilih dan tambahkan papan Arria 10 GT dengan penghitung waktu 25G ke sesi Intel Quartus Prime Anda.
- Pastikan bahwa Mode diatur ke JTAG.
- Pilih perangkat Arria 10 dan klik Add Device. Programmer menampilkan diagram blok dari koneksi antara perangkat di papan Anda.
- Di baris dengan .sof Anda, centang kotak untuk .sof.
- Centang kotak di kolom Program/Konfigurasi.
- Klik Mulai
Catatan: mantan desain iniample menargetkan perangkat Arria 10 GT. Silakan hubungi perwakilan Intel FPGA Anda untuk menanyakan tentang platform yang cocok untuk menjalankan ex perangkat keras iniample
Informasi Terkait
- Jawaban KDB: Bagaimana cara mengkompensasi jitter cascading PLL atau jalur jam nondedicated untuk jam referensi Arria 10 PLL?
- Kompilasi Inkremental untuk Hirarki dan Desain Berbasis Tim
- Pemrograman Perangkat Intel FPGA
Menguji Desain Perangkat Keras 50GbE Example
Setelah Anda mengkompilasi desain inti IP 50GbE exampfile dan mengonfigurasinya di perangkat Arria 10 GT Anda, Anda dapat menggunakan Konsol Sistem untuk memprogram inti IP dan register inti Native PHY IP tertanam di dalamnya. Untuk menyalakan Konsol Sistem dan menguji desain perangkat keras example, ikuti langkah berikut:
- Setelah desain hardware exampfile dikonfigurasi pada perangkat Arria 10, pada perangkat lunak Intel Quartus Prime, pada menu Tools, klik System Debugging Tools ➤ System Console.
- Di panel Konsol Tcl, ketik cd hwtest untuk mengubah direktoriample_dir>/hardware_test_design/hwtest.
- Ketik source main.tcl untuk membuka koneksi ke JTAG menguasai.
Anda dapat memprogram inti IP dengan contoh desain berikutampperintah le
- chkphy_status: Menampilkan frekuensi jam dan status kunci PHY.
- start_pkt_gen: Memulai generator paket.
- stop_pkt_gen: Menghentikan generator paket.
- loop_on: Mengaktifkan loopback serial internal
- loop_off: Mematikan loopback serial internal.
- reg_read : Mengembalikan nilai register inti IP di .
- reg_write : Menulis ke register inti IP di alamat .
Informasi Terkait
- Desain 50GbE Kelample Daftar pada halaman 13 Daftarkan peta untuk rancangan perangkat keras exampsaya.
- Menganalisis dan Men-debug Desain dengan Konsol Sistem
Desain Example Deskripsi
Desain eksample mendemonstrasikan fungsi inti 50GbE dengan antarmuka transceiver yang sesuai dengan spesifikasi CAUI-802.3 standar IEEE 4ba. Anda dapat menghasilkan desain dari Example Design di editor parameter 50GbE. Untuk menghasilkan desain example, Anda harus menetapkan nilai parameter untuk variasi inti IP yang ingin Anda hasilkan di produk akhir Anda. Menghasilkan desain example membuat salinan inti IP; testbench dan desain hardware example gunakan variasi ini sebagai DUT. Jika Anda tidak menyetel nilai parameter untuk DUT agar sesuai dengan nilai parameter di produk akhir Anda, desain example yang Anda hasilkan tidak menggunakan variasi inti IP yang Anda inginkan.
Catatan: Testbench menunjukkan tes dasar inti IP. Ini tidak dimaksudkan sebagai pengganti lingkungan verifikasi penuh. Anda harus melakukan verifikasi yang lebih ekstensif terhadap desain 50GbE Anda sendiri dalam simulasi dan perangkat keras.
Informasi Terkait
Panduan Pengguna Intel Arria® 10 50Gbps Ethernet IP Core
Desain Example Perilaku
Testbench mengirimkan lalu lintas melalui inti IP, menggunakan sisi pengirim dan penerima inti IP. Dalam desain perangkat keras exampfile, Anda dapat memprogram inti IP dalam mode loopback serial internal dan menghasilkan lalu lintas di sisi pengirim yang memutar kembali melalui sisi penerima.
Desain Example Sinyal Antarmuka
Testbench 50GbE mandiri dan tidak mengharuskan Anda untuk mengarahkan sinyal input apa pun.
Tabel 4. Desain Perangkat Keras 50GbE Kelample Sinyal Antarmuka
| Sinyal | Arah | Komentar |
|
clk50 |
Masukan |
Berkendara pada 50 MHz. Tujuannya adalah untuk menggerakkan ini dari osilator 50 Mhz di papan tulis. |
| clk_ref | Masukan | Berkendara pada 644.53125 MHz. |
|
cpu_resetn |
Masukan |
Mereset inti IP. Aktif rendah. Mendorong hard reset csr_reset_n global ke inti IP. |
| lanjutan… | ||
Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin performa produk FPGA dan semikonduktornya sesuai spesifikasi saat ini sesuai dengan garansi standar Intel, tetapi berhak melakukan perubahan pada produk dan layanan apa pun kapan pun tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan versi terbaru dari spesifikasi perangkat sebelum mengandalkan informasi yang dipublikasikan dan sebelum memesan produk atau layanan. *Nama dan merek lain dapat diklaim sebagai milik orang lain.
| Sinyal | Arah | Komentar |
| tx_serial[1:0] | Keluaran | Transceiver PHY mengeluarkan data serial. |
| rx_serial[1:0] | Masukan | Transceiver PHY memasukkan data serial. |
|
pengguna_led[7:0] |
Keluaran |
Sinyal status. Desain perangkat keras example menghubungkan bit-bit ini untuk menggerakkan LED pada papan target. Bit individu mencerminkan nilai sinyal dan perilaku jam berikut:
• [0]: Sinyal reset utama ke inti IP • [1]: Versi clk_ref yang dibagi • [2]: Versi clk50 yang dibagi • [3]: Versi terpisah dari jam status 100 MHz • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready |
Informasi Terkait
Deskripsi Antarmuka dan Sinyal Memberikan deskripsi mendetail tentang sinyal inti IP 50GbE dan antarmuka tempatnya berada.
Desain 50GbE Kelample Register
Tabel 5. Desain Perangkat Keras 50GbE Kelample Daftar Peta
Mencantumkan rentang register yang dipetakan memori untuk desain perangkat keras example. Anda mengakses register ini dengan fungsi reg_read dan reg_write di Konsol Sistem.
| Offset Kata | Daftar Kategori |
| 0x300–0x5FF | Register inti IP 50GbE. |
| 0x4000–0x4C00 | Register konfigurasi ulang dinamis Arria 10. Alamat basis register adalah 0x4000 untuk Jalur 0 dan 0x4400 untuk Jalur 1. |
Informasi Terkait
- Menguji Desain Perangkat Keras 50GbE Example di halaman 11 Perintah Konsol Sistem untuk mengakses register IP core dan Native PHY.
- Deskripsi 50GbE Control and Status Register Menjelaskan register inti IP 50GbE.
Riwayat Revisi Dokumen
Tabel 6. Desain Ethernet 50G Kelample Riwayat Revisi Panduan Pengguna
| Tanggal | Melepaskan | Perubahan |
| 2019.04.03 | 17.0 | Menambahkan perintah untuk menjalankan simulasi Xcelium. |
|
2017.11.08 |
17.0 |
Menambahkan tautan ke KDB Answer yang memberikan solusi untuk potensi jitter pada perangkat Intel Arria® 10 karena kaskade ATX PLL di inti IP.
Mengacu pada Menghasilkan Desain Example pada halaman 7 dan Kompilasi dan Mengkonfigurasi Ex Desainample di Hardware di halaman 10. mantan desain iniample panduan pengguna belum diperbarui untuk mencerminkan Catatan: perubahan kecil dalam pembuatan desain dalam rilis Intel Quartus Prime setelah rilis perangkat lunak Intel Quartus Prime v17.0. |
| 2017.05.08 | 17.0 | Rilis publik awal. |
Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin performa produk FPGA dan semikonduktornya sesuai spesifikasi saat ini sesuai dengan garansi standar Intel, tetapi berhak mengubah produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan versi terbaru dari spesifikasi perangkat sebelum mengandalkan informasi yang dipublikasikan dan sebelum memesan produk atau layanan. *Nama dan merek lain dapat diklaim sebagai milik orang lain.
Dokumen / Sumber Daya
 |
desain intel 50G Ethernet Example [Bahasa Indonesia:] Panduan Pengguna Desain Ethernet 50G Kelample, 50G, Desain Ethernet Kelample, Desain Example |
