د انټل 50G ایترنیټ ډیزاین Example

د 50GbE ګړندي پیل لارښود

د 50GbE IP کور د سمولیشن ټیسټ بینچ او د هارډویر ډیزاین وړاندې کويample چې د تالیف او هارډویر ازموینې ملاتړ کوي. کله چې تاسو ډیزاین تولید کړئ example، د پیرامیټر مدیر په اوتومات ډول رامینځته کوي fileپه هارډویر کې ډیزاین سمولو، تالیف او ازموینې لپاره اړین دي. تاسو کولی شئ د آرریا 10 GT وسیلې ته د هارډویر ترتیب شوي ډیزاین ډاونلوډ کړئ.

یادونه: دا ډیزاین example د Arria 10 GT وسیله په نښه کوي او د 25G ریټیمر ته اړتیا لري. مهرباني وکړئ د خپل Intel FPGA استازي سره اړیکه ونیسئ ترڅو د دې هارډویر پخواني چلولو لپاره مناسب پلیټ فارم په اړه پوښتنه وکړئample. په ځینو مواردو کې ممکن د مناسب هارډویر پور شتون ولري. سربیره پردې ، انټیل یوازې تالیف وړاندې کويample پروژه چې تاسو کولی شئ د IP اصلي ساحې او وخت ګړندي اټکل کولو لپاره وکاروئ.

شکل 1. ډیزاین مثالample کارول

Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه. * نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.

ډیزاین Exampد لارښود جوړښت

شکل 2. د 50GbE ډیزاین Exampد لارښود جوړښت

د هارډویر ترتیب او ازموینه files (د هارډویر ډیزاین example) کې موقعیت لريample_dir>/هارډ ویئر_ټیسټ_ډیزاین. سمول files (یوازې د سمولو لپاره ټیسټ بینچ) په کې موقعیت لريample_dir>/ example_testbench. د تالیف یوازې ډیزاین example کې موقعیت لريample_dir>/ compilation_test_design.

د سمولو ډیزاین Exampد اجزاو

شکل 3. د 50GbE سمولیشن ډیزاین Exampد بلاک ډیاګرام

سمولیشن exampد ډیزاین لوړې کچې ازموینه file دا دی basic_avl_tb_top.sv file د ATX PLL انسټاګرام او نښلوي. پدې کې د 50 کڅوړو لیږلو او ترلاسه کولو لپاره د لیږلو_پیکټس_10g_avl دنده شامله ده.

جدول 1. 50GbE IP کور ټیسټ بینچ File توضیحات

File نوم	تفصیل
ټیسټ بینچ او سمول Files
Basic_avl_tb_top.sv	د لوړې کچې ټیسټ بینچ file. ټیسټ بینچ DUT انسټیټیوټ کوي او د ویریلوګ HDL دندې پرمخ وړي ترڅو پاکټونه تولید او ومني.
د ټیسټ بینچ سکریپټونه
run_vsim.do	د ټیسټ بینچ چلولو لپاره د ماډل سیم سکریپټ.
run_vcs.sh	د ټیسټ بینچ چلولو لپاره Synopsys VCS سکریپټ.
چلول_ncsim.sh	Cadence NCSim سکریپټ د ټیسټ بینچ چلولو لپاره.
run_xcelium.sh	Cadence Xcelium* سکریپټ د ټیسټ بینچ چلولو لپاره.

د rdware ډیزاین Exampد اجزاو

شکل 4. د 50GbE هارډویر ډیزاین Exampد لوړې کچې بلاک ډیاګرام

د 50GbE هارډویر ډیزاین exampپه لاندې اجزاو کې شامل دي

• 50GbE IP کور.
• د پیرودونکي منطق چې د IP کور او پیکټ نسل برنامه همغږي کوي.
• ATX PLL د وسیلې لیږدونکي چینلونو چلولو لپاره.
• IOPLL به د 100 MHz ساعت تولید کړي د 50 MHz ان پټ ساعت څخه هارډویر ډیزاین تهample.
• JTAG کنټرولر چې د سیسټم کنسول سره اړیکه لري. تاسو د سیسټم کنسول له لارې د پیرودونکي منطق سره اړیکه ونیسئ.

جدول 2. 50GbE IP کور هارډویر ډیزاین Example File توضیحات

File نومونه	تفصیل
eth_ex_50g.qpf	د کوارټس پریم پروژه file
eth_ex_50g.qsf	د Quartus پروژې ترتیبات file
eth_ex_50g.sdc	د Synopsys ډیزاین محدودیتونه file. تاسو کولی شئ دا کاپي او ترمیم کړئ file ستاسو د خپل 50GbE ډیزاین لپاره.
ادامه…

د 50GbE ګړندي پیل لارښود

File نومونه	تفصیل
eth_ex_50g.v	د لوړ پوړ ویریلوګ HDL ډیزاین example file
عام/	د هارډویر ډیزاین exampد ملاتړ files
hwtest/main.tcl	اصلي file د سیسټم کنسول ته د لاسرسي لپاره

د ډیزاین تولید کول Example

شکل 5. طرزالعمل

شکل 6. پخوانیampد 50GbE پیرامیټر مدیر کې د ډیزاین ټب

د هارډویر ډیزاین تولید لپاره دا مرحلې تعقیب کړئample او testbench

1. د دې پورې اړه لري چې ایا تاسو د Intel Quartus® Prime Pro Edition سافټویر کاروئ یا د Intel Quartus Prime Standard Edition سافټویر، د لاندې کړنو څخه یوه ترسره کړئ: د Intel Quartus Prime Pro Edition کې، کلیک وکړئ. File ➤ د نوي کوارټس پریم پروژه رامینځته کولو لپاره د نوې پروژې وزرډ ، یا File ➤ د موجوده کوارټس پریم پروژې خلاصولو لپاره پروژه خلاص کړئ. وزرډ تاسو ته د وسیله مشخص کولو لپاره هڅوي. د Intel Quartus Prime Standard Edition سافټویر کې، په IP کتلاګ (Tools IP Catalog) کې، د Arria 10 هدف آله کورنۍ غوره کړئ.
2. په IP کتلاګ کې، 50G ایترنیټ ومومئ او غوره کړئ. د نوي IP تغیر کړکۍ څرګندیږي.
3. د خپل IP توپیر لپاره د لوړې کچې نوم مشخص کړئ او په OK کلیک وکړئ. د پیرامیټر مدیر د لوړې کچې .qsys اضافه کوي (په Intel Quartus Prime Standard Edition کې) یا ip (په Intel Quartus Prime Pro Edition کې) file اوسنۍ پروژې ته په اوتومات ډول. که تاسو ته په لاسي ډول د .qsys یا .ip اضافه کولو غوښتنه وشي file پروژې ته، په پروژه کلیک وکړئ ➤ اضافه / لرې کړئ Fileپه پروژه کې د اضافه کولو لپاره file.
4. د Intel Quartus Prime Standard Edition سافټویر کې، تاسو باید د وسیلې په ساحه کې یو ځانګړی Arria 10 وسیله وټاکئ، یا د کوارټس پریم سافټویر وړاندیز کوي ډیفالټ وسیله وساتئ.
   یادونه: د هارډویر ډیزاین example د هدف په تخته کې د وسیلې سره انتخاب له سره لیکي. تاسو د ډیزاین پخوانۍ مینو څخه هدف بورډ مشخص کړئampپه Ex. کې اختیارونهampد ډیزاین ټب (۸ ګام).
5. په OK کلیک وکړئ. د پیرامیټر مدیر څرګندیږي.
6. په IP ټب کې، د خپل IP اصلي توپیر لپاره پیرامیټونه مشخص کړئ.
7. په Exampد ډیزاین ټب، د مثال لپارهampد ډیزاین Files، د ټیسټ بینچ تولید لپاره د سمولیشن اختیار غوره کړئ، او د هارډویر ډیزاین تولید لپاره د ترکیب اختیار غوره کړئample. یوازې Verilog HDL files پیدا کیږي.
   یادونه: یو فعال VHDL IP کور شتون نلري. یوازې د ویریلوګ HDL مشخص کړئ، ستاسو د IP اصلي ډیزاین لپارهample.
8. د هارډویر بورډ لپاره د Arria 10 GX ټرانسسیور سیګنال بشپړتیا پراختیا کټ غوره کړئ.
   یادونه: د دې هارډویر چلولو لپاره مناسب پلیټ فارم په اړه معلوماتو لپاره د خپل Intel FPGA استازي سره اړیکه ونیسئample.
9. په تولید کې کلیک وکړئampد ډیزاین تڼۍ. د انتخاب Exampد ډیزاین لارښود کړکۍ ښکاري.
10. که تاسو غواړئ ډیزاین بدل کړئ exampد ډیفالټ ښودل شوي لارښود لار یا نوم (alt_e50_0_example_design)، نوې لارې ته لټون وکړئ او نوې ډیزاین ټایپ کړئampد لارښود نوم (ample_dir>).
11. په OK کلیک وکړئ.
12. د KDB ځواب ته مراجعه وکړئ زه څنګه د ارریا 10 PLL حوالې ساعت لپاره د PLL کاسکیډینګ یا غیر وقف شوي ساعت لارې لپاره تاوان ورکوم؟ د کار د حل لپاره تاسو باید په .sdc کې د hardware_test_design لارښود کې درخواست وکړئ file.

یادونه: تاسو باید د دې KDB ځواب سره مشوره وکړئ ځکه چې د 50GbE IP کور کې د RX لاره کې کاسکیډ شوي PLLs شامل دي. له همدې امله، د IP اصلي ساعتونه ممکن د اریریا 10 وسیلو کې اضافي جنټر تجربه کړي. دا د KDB ځواب د سافټویر ریلیزونه روښانه کوي په کوم کې چې د حل لپاره اړین دی.

اړوند معلومات
د KDB ځواب: زه څنګه د ارریا 10 PLL حوالې ساعت لپاره د PLL کاسکیډینګ یا غیر وقف شوي ساعت لارې لپاره تاوان ورکوم؟

د 50GbE ډیزاین سمول کول Example Testbench

شکل 7. طرزالعمل

د ټیسټ بینچ سمولو لپاره دا مرحلې تعقیب کړئ

1. د ټیسټ بینچ سمولیشن لارښود ته بدل کړئample_dir>/ example_testbench.
2. د خپلې خوښې ملاتړ شوي سمیلیټر لپاره د سمولو سکریپټ چل کړئ. سکریپټ په سمیلیټر کې ټیسټ بینچ تالیف او چلوي. جدول ته مراجعه وکړئ "د ټیسټ بینچ سمولو ګامونه".
3. پایلې تحلیل کړئ. بریالي ټیسټ بینچ لس پاکټونه لیږي، لس پاکټونه ترلاسه کوي، او "ټیسټ بینچ بشپړ شوی" ښکاره کوي.

جدول 3. د ټیسټ بینچ د انډول کولو لپاره ګامونه

سیمالټ	لارښوونې
ماډل سیم	د کمانډ لاین کې، vsim -do run_vsim.do ټایپ کړئ که تاسو د ماډل سیم GUI له راوړلو پرته سمولو ته ترجیح ورکوئ، vsim -c -do run_vsim.do ټایپ کړئ یادونه: د ماډل سیم * - د انټیل FPGA نسخه سمیلیټر د دې IP کور سمولو ظرفیت نلري. تاسو باید بل ملاتړ شوی ماډل سیم سمیلیټر وکاروئ لکه موډل سیم SE.
NCSim	د کمانډ لاین کې، sh run_ncsim.sh ټایپ کړئ
VCS	د کمانډ لاین کې، sh run_vcs.sh ټایپ کړئ
ایکسیلیم	د کمانډ لاین کې، sh run_xcelium.sh ټایپ کړئ

د بریالۍ ازموینې چلول محصول ښیې چې لاندې چلند تاییدوي

1. د RX ساعت د سمولو لپاره انتظار کول
2. د PHY حالت چاپ کول
3. د 10 کڅوړو لیږل
4. د 10 کڅوړو ترلاسه کول
5. د "Testbench بشپړ" ښودل.

لاندې sample output د بریالۍ سمولیشن ازموینې جریان څرګندوي

• # ریف ساعت په 625 MHz چلیږي نو ټول شمیرې د ټولو ساعتونو مودې لپاره کارول کیدی شي.
• # د ریښتیني ساعت فریکونسۍ ترلاسه کولو لپاره د 33/32 لخوا راپور شوي فریکونسۍ ضرب کړئ.
• # د RX سمون لپاره انتظار کول
• #RX ډیسک لاک شوی
• #RX لین سمون بند شوی
• #TX فعال شوی
• #**د لیږلو بسته 1…
• #**د لیږلو بسته 2…
• #**د لیږلو بسته 3…
• #**د لیږلو بسته 4…
• #**د لیږلو بسته 5…
• #**د لیږلو بسته 6…
• #**د لیږلو بسته 7…
• #** ترلاسه شوی پاکټ 1…
• #**د لیږلو بسته 8…
• #** ترلاسه شوی پاکټ 2…
• #**د لیږلو بسته 9…
• #** ترلاسه شوی پاکټ 3…
• #**د لیږلو بسته 10…
• #** ترلاسه شوی پاکټ 4…
• #** ترلاسه شوی پاکټ 5…
• #** ترلاسه شوی پاکټ 6…
• #** ترلاسه شوی پاکټ 7…
• #** ترلاسه شوی پاکټ 8…
• #** ترلاسه شوی پاکټ 9…
• #** ترلاسه شوی پاکټ 10…
• #**
• #** ټیسټ بینچ بشپړ شو.
• #**
• #***********************************************

د ډیزاین تالیف او ترتیب کول Example په هارډویر کې

د هارډویر ډیزاین ترتیب کولو لپاره example او دا په خپل Arria 10 GT وسیلې کې تنظیم کړئ ، دا مرحلې تعقیب کړئ

1. د هارډویر ډیزاین ډاډ ترلاسه کړئ exampد نسل بشپړ دی.
2. د Intel Quartus Prime سافټویر کې، د Intel Quartus Prime پروژه خلاص کړئample_dir>/hardware_test_design/eth_ex_50g.qpf.
3. د تالیف کولو دمخه، ډاډ ترلاسه کړئ چې تاسو د KDB ځواب څخه کاري حل پلي کړی دی زه څنګه د PLL cascading یا غیر وقف شوي ساعت لارې لپاره د Arria 10 PLL حوالې ساعت لپاره تاوان ورکوم؟ که ستاسو د سافټویر خوشې کولو لپاره اړین وي.
4. د پروسس کولو مینو کې، کلیک کول پیل کړئ.
5. وروسته له دې چې تاسو د SRAM څیز تولید کړئ file .sof، دا مرحلې تعقیب کړئ ترڅو د هارډویر ډیزاین ډیزاین کړئampد ارریا 10 وسیله کې:

• د اوزار مینو کې، پروګرامر کلیک وکړئ.
• په پروګرامر کې، د هارډویر سیټ اپ کلیک وکړئ.
• د پروګرام کولو وسیله غوره کړئ.
• ستاسو د Intel Quartus Prime ناستې ته د 10G ریټیمر سره د Arria 25 GT بورډ وټاکئ او اضافه کړئ.
• ډاډ ترلاسه کړئ چې حالت J ته ټاکل شویTAG.
• د Arria 10 وسیله غوره کړئ او د وسیلې اضافه کولو کلیک وکړئ. پروګرامر ستاسو په بورډ کې د وسیلو ترمنځ د اړیکو د بلاک ډیاګرام ښکاره کوي.
• د خپل .sof سره په قطار کې، د .sof لپاره بکس چیک کړئ.
• د برنامه / ترتیب کولو کالم کې بکس چیک کړئ.
• په پیل کلیک وکړئ

یادونه: دا ډیزاین example Arria 10 GT وسیله په نښه کوي. مهرباني وکړئ د خپل Intel FPGA استازي سره اړیکه ونیسئ ترڅو د دې هارډویر پخواني چلولو لپاره مناسب پلیټ فارم په اړه پوښتنه وکړئample

اړوند معلومات

• د KDB ځواب: زه څنګه د ارریا 10 PLL حوالې ساعت لپاره د PLL کاسکیډینګ یا غیر وقف شوي ساعت لارې لپاره تاوان ورکوم؟
• د درجه بندي او ټیم پر بنسټ ډیزاین لپاره زیاتیدونکي تالیف
• د Intel FPGA وسیلو پروګرام کول

د 50GbE هارډویر ډیزاین ازموینهample

وروسته له دې چې تاسو د 50GbE IP کور ډیزاین تنظیم کړئ exampپه خپل Arria 10 GT وسیلې کې یې تنظیم کړئ ، تاسو کولی شئ د IP کور او د هغې ځای پرځای شوي اصلي PHY IP کور راجسټرونو برنامه کولو لپاره د سیسټم کنسول وکاروئ. د سیسټم کنسول فعالولو لپاره او د هارډویر ډیزاین ازموینه وکړئampاو، دا ګامونه تعقیب کړئ:

1. د هارډویر ډیزاین وروسته example په Arria 10 وسیلې کې تنظیم شوی ، د Intel Quartus Prime سافټویر کې ، د اوزار مینو کې ، د سیسټم ډیبګ کولو وسیلې ➤ سیسټم کنسول کلیک وکړئ.
2. د Tcl کنسول پین کې، ډایرکټر بدلولو لپاره cd hwtest ټایپ کړئample_dir>/هارډ ویئر_ټیسټ_ډیزاین/hwtest.
3. د J سره د پیوستون خلاصولو لپاره سرچینه main.tcl ټایپ کړئTAG ماسټر

تاسو کولی شئ د IP کور د لاندې ډیزاین مثال سره برنامه کړئample امرونه

• chkphy_status: د ساعت فریکونسۍ او د PHY تالا حالت ښیې.
• start_pkt_gen: د پاکټ جنریټر پیل کوي.
• stop_pkt_gen: د پاکټ جنریټر ودروي.
• لوپ_ون: داخلي سریال لوپ بیک فعالوي
• لوپ_ آف: داخلي سریال لوپ بیک بندوي.
• reg_read : په کې د IP اصلي راجستر ارزښت بیرته راګرځوي .
• reg_write : لیکي په پته کې د IP کور راجستر ته .

اړوند معلومات

• 50GbE ډیزاین Example راجستر په 13 پاڼه کې د هارډویر ډیزاین لپاره نقشه ثبت کړئ example.
• د سیسټم کنسول سره ډیزاینونه تحلیل او ډیبګ کول

ډیزاین Exampلی تفصیل

ډیزاین example د 50GbE کور دندې د IEEE 802.3ba معیاري CAUI-4 مشخصاتو سره مطابقت لرونکي ټرانسیور انٹرفیس سره ښیې. تاسو کولی شئ ډیزاین د Ex څخه تولید کړئampد 50GbE پیرامیټر مدیر کې د ډیزاین ټب. د ډیزاین تولید لپاره example، تاسو باید لومړی د IP اصلي توپیر لپاره د پیرامیټر ارزښتونه وټاکئ چې تاسو غواړئ په خپل وروستي محصول کې تولید کړئ. د ډیزاین تولید کول example د IP کور یوه کاپي رامینځته کوي؛ د ټیسټ بینچ او هارډویر ډیزاین exampدا توپیر د DUT په توګه وکاروئ. که تاسو د DUT لپاره د پیرامیټر ارزښتونه ستاسو په پای محصول کې د پیرامیټر ارزښتونو سره سمون نه خوري، ډیزاین پخوانیampکه تاسو تولید کړئ د IP اصلي توپیر تمرین نه کوي چې تاسو یې اراده لرئ.

یادونه: د ټیسټ بینچ د IP کور بنسټیز ازموینه ښیې. دا د بشپړ تایید چاپیریال لپاره بدیل نه دی. تاسو باید په سمولیشن او هارډویر کې د خپل 50GbE ډیزاین خورا پراخه تایید ترسره کړئ.

اړوند معلومات
Intel Arria® 10 50Gbps ایترنیټ IP کور کارن لارښود

ډیزاین Exampد چلند
ټیسټ بینچ د IP کور له لارې ترافیک لیږي ، د لیږد اړخ تمرین کوي ​​​​او د IP کور اړخ ترلاسه کوي. د هارډویر ډیزاین کې exampاو تاسو کولی شئ د IP کور په داخلي سیریل لوپ بیک حالت کې برنامه کړئ او د لیږد اړخ کې ترافیک رامینځته کړئ چې د ترلاسه کولو اړخ له لارې بیرته لوپ کیږي.

ډیزاین Exampد انٹرفیس سیګنالونه
د 50GbE ټیسټ بینچ په ځان کې دی او تاسو ته اړتیا نلري چې د ان پټ سیګنال چل کړئ.

جدول 4. د 50GbE هارډویر ډیزاین Exampد انٹرفیس سیګنالونه

سیګنال	هدایت	تبصرې
clk50	داخلول	په 50 MHz کې موټر چل کړئ. موخه دا ده چې دا په بورډ کې د 50 Mhz oscillator څخه چل کړئ.
clk_ref	داخلول	په 644.53125 MHz کې موټر چل کړئ.
cpu_resetn	داخلول	د IP کور بیا تنظیم کړئ. فعال ټیټ. نړیوال هارډ ریسیټ csr_reset_n IP کور ته چلوي.
ادامه…

Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. انټیل د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي ، مګر پرته له خبرتیا پرته هر وخت په هر محصول او خدماتو کې د بدلون کولو حق خوندي کوي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه. * نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.

سیګنال	هدایت	تبصرې
tx_serial[1:0]	محصول	د لیږدونکي PHY محصول سیریل ډاټا.
rx_serial[1:0]	داخلول	د لیږدونکي PHY ان پټ سیریل ډاټا.
د کارونکي په مشرۍ[7:0]	محصول	د حالت نښې. د هارډویر ډیزاین example دا بټونه په نښه شوي تخته کې د LEDs چلولو لپاره نښلوي. انفرادي بټونه لاندې سیګنال ارزښتونه او د ساعت چلند منعکس کوي: • [0]: د IP کور ته اصلي ری سیٹ سیګنال • [1]: د clk_ref ویشل شوی نسخه • [2]: د clk50 ویشل شوی نسخه • [3]: د 100 MHz حالت ساعت ویشل شوی نسخه • [4]: ​​tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

اړوند معلومات
د انٹرفیسونو او سیګنال توضیحات د 50GbE IP اصلي سیګنالونو تفصيلي توضیحات او هغه انٹرفیسونه چې دوی پورې اړه لري چمتو کوي.

50GbE ډیزاین Example راجستر

جدول 5. د 50GbE هارډویر ډیزاین Exampد راجستر نقشه
د هارډویر ډیزاین لپاره د حافظې نقشه شوي راجستر سلسلې لیست کويample. تاسو د سیسټم کنسول کې د reg_read او reg_write افعال سره دې راجسترونو ته لاسرسی ومومئ.

د کلمې آفسیټ	د ثبت کټګوري
0x300–0x5FF	د 50GbE IP کور راجسترونه.
0x4000–0x4C00	Arria 10 د متحرک بیا تنظیم کولو راجسترونه. د راجستر بنسټ پته د لین 0 لپاره 4000x0 او د لین 0 لپاره 4400x1 ده.

اړوند معلومات

• د 50GbE هارډویر ډیزاین ازموینهampپه 11 پاڼه کې د سیسټم کنسول د IP کور او اصلي PHY راجسترونو ته د لاسرسي لپاره امر کوي.
• د 50GbE کنټرول او وضعیت راجستر توضیحات د 50GbE IP اصلي راجسترونه تشریح کوي.

د اسنادو بیاکتنې تاریخ

جدول 6. 50G ایترنیټ ډیزاین Exampد کارن لارښود بیاکتنې تاریخ

نیټه	خوشې کول	بدلونونه
2019.04.03	17.0	د Xcelium سمولونو چلولو لپاره کمانډ اضافه کړ.
2017.11.08	17.0	د KDB ځواب ته لینک اضافه شوی چې په IP کور کې د ATX PLLs کاسکیډینګ کولو له امله په Intel Arria® 10 وسیلو کې د احتمالي جټیټ لپاره کاري حل چمتو کوي. ته مراجعه وکړئ د ډیزاین تولید کول Example په 7 او تالیف کول او د ډیزاین ترتیب کول Example په هارډویر کې په 10 پاڼه کې. دا ډیزاین exampد کارونکي لارښود د منعکس کولو لپاره تازه ندی شوی یادونه: په Intel Quartus Prime کې د ډیزاین نسل کې کوچني بدلونونه د Intel Quartus Prime سافټویر ریلیز څخه وروسته خپریږي v17.0.
2017.05.08	17.0	لومړنۍ عامه خپرونه.

Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. انټیل د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي ، مګر پرته له خبرتیا پرته هر وخت په هر محصول او خدماتو کې د بدلون کولو حق خوندي کوي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه. * نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.

اسناد / سرچینې

د انټل 50G ایترنیټ ډیزاین Example [pdf] د کارونکي لارښود 50G ایترنیټ ډیزاین Example، 50G، ایترنیټ ډیزاین Example، ډیزاین Example

حوالې

• د کارن لارښود