intel 50G Ethernet Design Example
50GbE Tez Başlanğıc Bələdçisi
50GbE IP nüvəsi simulyasiya testi və hardware dizaynını təmin edirampkompilyasiya və aparat testini dəstəkləyən le. Dizaynı yaratdığınız zaman example, parametr redaktoru avtomatik olaraq yaradır fileTəchizatda dizaynı simulyasiya etmək, tərtib etmək və sınaqdan keçirmək üçün lazımdır. Siz tərtib edilmiş avadanlıq dizaynını Arria 10 GT cihazına endirə bilərsiniz.
Qeyd: Bu dizayn example Arria 10 GT cihazını hədəfləyir və 25G retimer tələb edir. Bu avadanlığı işə salmaq üçün uyğun platforma haqqında məlumat almaq üçün Intel FPGA nümayəndəsi ilə əlaqə saxlayınample. Bəzi hallarda müvafiq avadanlıq üçün kredit verilə bilər. Bundan əlavə, Intel yalnız kompilyasiya olan bir köhnə təqdim edirampIP əsas sahəsini və vaxtını tez qiymətləndirmək üçün istifadə edə biləcəyiniz layihə.
Şəkil 1. Dizayn Example İstifadəsi
Intel Korporasiyası. Bütün hüquqlar qorunur. Intel, Intel loqosu və digər Intel markaları Intel Korporasiyasının və ya onun törəmə şirkətlərinin ticarət nişanlarıdır. Intel FPGA və yarımkeçirici məhsullarının Intel-in standart zəmanətinə uyğun olaraq cari spesifikasiyalara uyğun işləməsinə zəmanət verir, lakin istənilən vaxt xəbərdarlıq etmədən istənilən məhsul və xidmətlərə dəyişiklik etmək hüququnu özündə saxlayır. Intel tərəfindən yazılı şəkildə açıq şəkildə razılaşdırılan hallar istisna olmaqla, burada təsvir edilən hər hansı məlumat, məhsul və ya xidmətin tətbiqi və ya istifadəsi nəticəsində Intel heç bir məsuliyyət və ya öhdəlik götürmür. Intel müştərilərinə hər hansı dərc edilmiş məlumata etibar etməzdən və məhsul və ya xidmətlər üçün sifariş verməzdən əvvəl cihazın texniki xüsusiyyətlərinin ən son versiyasını əldə etmələri tövsiyə olunur. *Başqa adlar və brendlər başqalarının mülkiyyəti kimi iddia oluna bilər.
Dizayn Example Directory Strukturu
Şəkil 2. 50GbE Design Example Directory Strukturu
Aparat konfiqurasiyası və testi files (aparat dizaynı, məsələnample) yerləşirample_dir>/hardware_test_dizayn. Simulyasiya files (yalnız simulyasiya üçün test bench) yerləşirample_dir>/ məsample_testbench.Yalnız kompilyasiya üçün dizayn örnample yerləşirample_dir>/compilation_test_dizayn.
Simulyasiya Dizaynı Example Komponentlər
Şəkil 3. 50GbE Simulyasiya Dizaynı ExampBlok Diaqram
Simulyasiya keçmişample dizayn yüksək səviyyəli test file is basic_avl_tb_top.sv Bu file ATX PLL-ni yaradır və birləşdirir. Buraya 50 paket göndərmək və qəbul etmək üçün send_packets_10g_avl tapşırığı daxildir.
Cədvəl 1. 50GbE IP Core Testbench File Təsvirlər
| File ad | Təsvir |
| Testbench və Simulyasiya Files | |
| basic_avl_tb_top.sv | Ən yüksək səviyyəli test masası file. Testbench DUT-u yaradır və paketləri yaratmaq və qəbul etmək üçün Verilog HDL tapşırıqlarını icra edir. |
| Testbench skriptləri | |
| run_vsim.do | Testbench-i işə salmaq üçün ModelSim skripti. |
| run_vcs.sh | Testbench-i işə salmaq üçün Synopsys VCS skripti. |
| run_ncsim.sh | Testbench-i işə salmaq üçün Cadence NCSim skripti. |
| run_xcelium.sh | Testbench-i işə salmaq üçün Cadence Xcelium* skripti. |
rdware Design Example Komponentlər
Şəkil 4. 50GbE Hardware Design ExampYüksək səviyyəli blok diaqramı
50GbE hardware dizaynı, məsələnample aşağıdakı komponentləri ehtiva edir
- 50GbE IP nüvəsi.
- IP nüvəsinin və paket generasiyasının proqramlaşdırılmasını əlaqələndirən müştəri məntiqi.
- Cihazın ötürücü kanallarını idarə etmək üçün ATX PLL.
- 100 MHz giriş saatından aparat dizaynına qədər 50 MHz saat yaratmaq üçün IOPLLample.
- JTAG Sistem Konsolu ilə əlaqə saxlayan nəzarətçi. Siz Sistem Konsolu vasitəsilə müştəri məntiqi ilə əlaqə saxlayırsınız.
Cədvəl 2. 50GbE IP Əsas Təchizat Dizaynı Məsample File Təsvirlər
| File Adlar | Təsvir |
| eth_ex_50g.qpf | Quartus Prime layihəsi file |
| eth_ex_50g.qsf | Quartus layihə parametrləri file |
| eth_ex_50g.sdc | Synopsys Dizayn Məhdudiyyətləri file. Bunu kopyalaya və dəyişdirə bilərsiniz file öz 50GbE dizaynınız üçün. |
| davam etdi... | |
50GbE Tez Başlanğıc Bələdçisi
| File Adlar | Təsvir |
| eth_ex_50g.v | Ən yüksək səviyyəli Verilog HDL dizaynı, məsələnample file |
| ümumi/ | Avadanlıq dizaynı məsample dəstək files |
| hwtest/main.tcl | Əsas file Sistem Konsoluna daxil olmaq üçün |
Dizaynın Yaradılması Example
Şəkil 5. Prosedur
Şəkil 6. Məsələnample Design Tab 50GbE Parametr Redaktorunda
Aparat dizaynını yaratmaq üçün bu addımları yerinə yetirinample və testbench
- Intel Quartus® Prime Pro Edition proqram təminatından və ya Intel Quartus Prime Standard Edition proqram təminatından istifadə etməyinizdən asılı olaraq, aşağıdakı hərəkətlərdən birini yerinə yetirin: Intel Quartus Prime Pro Edition-da klikləyin. File ➤ Yeni Quartus Prime layihəsi yaratmaq üçün Yeni Layihə Sihirbazı və ya File ➤ Mövcud Quartus Prime layihəsini açmaq üçün Layihəni açın. Sehrbaz sizə cihazı təyin etməyi təklif edir. Intel Quartus Prime Standard Edition proqramında, IP Kataloqda (Tools IP Catalog) Arria 10 hədəf cihaz ailəsini seçin.
- IP Kataloqda 50G Ethernet-i tapın və seçin. Yeni IP Variasiyası pəncərəsi görünür.
- IP variasiyanız üçün yüksək səviyyəli ad təyin edin və OK düyməsini basın. Parametr redaktoru yüksək səviyyəli .qsys (Intel Quartus Prime Standard Edition-da) və ya .ip (Intel Quartus Prime Pro Edition-da) əlavə edir. file avtomatik olaraq cari layihəyə. Əgər sizdən .qsys və ya .ip-i əl ilə əlavə etmək istənilirsə file layihəyə daxil olmaq üçün Layihə ➤ Əlavə et/Sil vurun Files əlavə etmək üçün Layihədə file.
- Intel Quartus Prime Standard Edition proqramında siz Cihaz sahəsində xüsusi Arria 10 cihazını seçməlisiniz və ya Quartus Prime proqramının təklif etdiyi standart cihazı saxlamalısınız.
Qeyd: Aparat dizaynı örample hədəf lövhəsindəki cihazla seçimi üzərinə yazır. Dizayn menyusundan hədəf lövhəsini təyin edirsinizample variantları Example Dizayn nişanı (Addım 8). - OK düyməsini basın. Parametr redaktoru görünür.
- IP nişanında, IP əsas variasiyanız üçün parametrləri təyin edin.
- Ex-dəample Dizayn nişanı, Məsample Dizayn Files, test masasını yaratmaq üçün Simulyasiya seçimini seçin və avadanlıq dizaynını yaratmaq üçün Sintez seçimini seçin.ample. Yalnız Verilog HDL files əmələ gəlir.
Qeyd: Funksional VHDL IP nüvəsi mövcud deyil. IP əsas dizaynınız üçün yalnız Verilog HDL-ni təyin edinample. - Hardware Board üçün Arria 10 GX Transceiver Signal Integrity Development Kit seçin.
Qeyd: Bu avadanlığı işə salmaq üçün uyğun platforma haqqında məlumat üçün Intel FPGA nümayəndəsi ilə əlaqə saxlayınample. - Klikləyin Ex YaratampDizayn düyməsi. Seçilmiş Example Design Directory pəncərəsi görünür.
- Dizaynı dəyişdirmək istəyirsinizsə, məsələnample kataloq yolu və ya göstərilən standart parametrlərdən ad (alt_e50_0_example_design), yeni yola göz atın və yeni dizaynı yazın example kataloq adı (ample_dir>).
- OK düyməsini basın.
- KDB Cavabına baxın. Arria 10 PLL istinad saatı üçün PLL kaskadlı və ya xüsusi olmayan saat yolunun titrəməsini necə kompensasiya edə bilərəm? Çözüm üçün .sdc-də hardware_test_design kataloquna müraciət etməlisiniz file.
Qeyd: Siz bu KDB Cavabına müraciət etməlisiniz, çünki 50GbE IP nüvəsindəki RX yolu kaskadlı PLL-ləri ehtiva edir. Buna görə də, IP əsas saatları Arria 10 cihazlarında əlavə titrəmə ilə qarşılaşa bilər. Bu KDB Cavabı müvəqqəti həllin zəruri olduğu proqram təminatı buraxılışlarını aydınlaşdırır.
Əlaqədar Məlumat
KDB Cavab: Arria 10 PLL istinad saatı üçün PLL kaskadlı və ya xüsusi olmayan saat yolunun titrəməsini necə kompensasiya edə bilərəm?
50GbE Dizaynın simulyasiyası Example Testbench
Şəkil 7. Prosedur
Test masasını simulyasiya etmək üçün bu addımları yerinə yetirin
- Testbench simulyasiya qovluğuna keçinample_dir>/ məsample_testbench.
- Seçdiyiniz dəstəklənən simulyator üçün simulyasiya skriptini işə salın. Skript simulyatorda test masasını tərtib edir və işlədir. Cədvələ baxın “Sınaq masasını simulyasiya etmək üçün addımlar”.
- Nəticələri təhlil edin. Uğurlu test masası on paket göndərir, on paket qəbul edir və “Testbench tamamlandı” yazısını göstərir.
Cədvəl 3. Testbench-i simulyasiya etmək üçün addımlar
| Simulyator | Təlimatlar |
| ModelSim | Komanda xəttində vsim -do run_vsim.do yazın
ModelSim GUI-ni təqdim etmədən simulyasiya etməyə üstünlük verirsinizsə, vsim -c -do run_vsim.do yazın. Qeyd: ModelSim* – Intel FPGA Edition simulyatorunun bu IP nüvəsini simulyasiya etmək imkanı yoxdur. ModelSim SE kimi dəstəklənən başqa ModelSim simulyatorundan istifadə etməlisiniz. |
| NCSim | Komanda xəttində sh run_ncsim.sh yazın |
| VCS | Komanda xəttində sh run_vcs.sh yazın |
| Xcelium | Komanda xəttində sh run_xcelium.sh yazın |
Uğurlu sınaq işi aşağıdakı davranışı təsdiqləyən çıxışı göstərir
- RX saatının sabitləşməsini gözləyirik
- PHY statusu çap olunur
- 10 paket göndərilir
- 10 paket qəbul edilir
- “Testbench tamamlandı” göstərilir.
Aşağıdakı sample çıxışı müvəffəqiyyətli bir simulyasiya testini göstərir
- #Ref saatı 625 MHz tezliyində işləyir, beləliklə tam ədədlər bütün saat dövrləri üçün istifadə edilə bilər.
- #Həqiqi saat tezliklərini əldə etmək üçün bildirilən tezlikləri 33/32-yə vurun.
- #RX uyğunlaşması gözlənilir
- #RX əyriliyi kilidlənib
- #RX zolağının düzülməsi kilidlənib
- #TX aktivdir
- #**Paket 1 göndərilir...
- #**Paket 2 göndərilir...
- #**Paket 3 göndərilir...
- #**Paket 4 göndərilir...
- #**Paket 5 göndərilir...
- #**Paket 6 göndərilir...
- #**Paket 7 göndərilir...
- #**Paket 1 alındı...
- #**Paket 8 göndərilir...
- #**Paket 2 alındı...
- #**Paket 9 göndərilir...
- #**Paket 3 alındı...
- #**Paket 10 göndərilir...
- #**Paket 4 alındı...
- #**Paket 5 alındı...
- #**Paket 6 alındı...
- #**Paket 7 alındı...
- #**Paket 8 alındı...
- #**Paket 9 alındı...
- #**Paket 10 alındı...
- #**
- #** Test masası tamamlandı.
- #**
- #********************************************
Dizaynın tərtibi və konfiqurasiyası ExampAvadanlıqda
Aparat dizaynını tərtib etmək üçün məsələnample və Arria 10 GT cihazınızda konfiqurasiya edin, bu addımları izləyin
- Aparat dizaynını təmin edin, məsələnample nəsil tamamlandı.
- Intel Quartus Prime proqramında Intel Quartus Prime layihəsini açınample_dir>/hardware_test_design/eth_ex_50g.qpf.
- Tərtib etməzdən əvvəl KDB Cavabından müvəqqəti həll yolu tətbiq etdiyinizə əmin olun. Arria 10 PLL istinad saatı üçün PLL kaskadlı və ya xüsusi olmayan saat yolunun titrəməsini necə kompensasiya edə bilərəm? proqram təminatı buraxılışınız üçün uyğundursa.
- Qenerasiya menyusunda Kompilyasiyaya Başla üzərinə klikləyin.
- SRAM obyekti yaratdıqdan sonra file .sof, hardware dizaynını proqramlaşdırmaq üçün bu addımları yerinə yetirinampArria 10 cihazında:
- Alətlər menyusunda Proqramçı üzərinə klikləyin.
- Proqramçıda Hardware Setup düyməsini klikləyin.
- Proqramlaşdırma cihazını seçin.
- 10G retimerli Arria 25 GT lövhəsini seçin və Intel Quartus Prime sessiyanıza əlavə edin.
- Rejimin J olaraq təyin olunduğundan əmin olunTAG.
- Arria 10 cihazını seçin və Cihaz əlavə et düyməsini basın. Proqramçı lövhənizdəki cihazlar arasında əlaqənin blok diaqramını göstərir.
- .sof ilə cərgədə .sof üçün qutuyu işarələyin.
- Proqram/Konfiqurasiya sütununda qutuyu yoxlayın.
- Start klikləyin
Qeyd: Bu dizayn example Arria 10 GT cihazını hədəfləyir. Bu avadanlığı işə salmaq üçün uyğun platforma haqqında məlumat almaq üçün Intel FPGA nümayəndəsi ilə əlaqə saxlayınample
Əlaqədar Məlumat
- KDB Cavab: Arria 10 PLL istinad saatı üçün PLL kaskadlı və ya təyin olunmamış saat yolunun titrəməsini necə kompensasiya edə bilərəm?
- İerarxik və Komanda Əsaslı Dizayn üçün Artan Kompilyasiya
- Intel FPGA Cihazlarının proqramlaşdırılması
50GbE Avadanlıq Dizaynının sınaqdan keçirilməsi Example
50GbE IP əsas dizaynını tərtib etdikdən sonra örnampArria 10 GT cihazınızda konfiqurasiya edin və onu IP nüvəsini və onun daxili Native PHY IP əsas registrlərini proqramlaşdırmaq üçün Sistem Konsolundan istifadə edə bilərsiniz. Sistem Konsolunu yandırmaq və aparat dizaynını yoxlamaq üçün məsələnample, bu addımları izləyin:
- Aparat dizaynından sonra example Arria 10 cihazında konfiqurasiya olunub, Intel Quartus Prime proqramında, Alətlər menyusunda Sistem Sazlama Alətləri ➤ Sistem Konsolu seçiminə klikləyin.
- Tcl Console panelində kataloqu dəyişdirmək üçün cd hwtest yazınample_dir>/hardware_test_design/hwtest.
- J ilə əlaqə açmaq üçün source main.tcl yazınTAG ustad.
Siz IP nüvəsini aşağıdakı dizaynla proqramlaşdıra bilərsinizample əmrləri
- chkphy_status: Saat tezliklərini və PHY kilidi statusunu göstərir.
- start_pkt_gen: Paket generatorunu işə salır.
- stop_pkt_gen: Paket generatorunu dayandırır.
- loop_on: Daxili serial geri dönməni yandırır
- loop_off: Daxili serial geri dönüşü söndürür.
- reg_oxu : IP əsas registr dəyərini qaytarır .
- reg_write : yazır ünvanda IP əsas reyestrinə .
Əlaqədar Məlumat
- 50GbE Dizayn Məsample Qeydiyyatlar səhifə 13 Avadanlıq dizaynı üçün xəritəni qeyd edinample.
- Sistem Konsolu ilə Dizaynların Təhlili və Sazlanması
Dizayn Example Təsviri
Dizayn keçmişample IEEE 50ba standart CAUI-802.3 spesifikasiyasına uyğun qəbuledici interfeysli 4GbE nüvənin funksiyalarını nümayiş etdirir. Dizaynı Ex-dən yarada bilərsinizample Design tab 50GbE parametr redaktorunda. Dizayn yaratmaq üçün example, ilk olaraq son məhsulunuzda yaratmaq niyyətində olduğunuz IP əsas variasiyası üçün parametr dəyərlərini təyin etməlisiniz. Dizaynın yaradılması example IP nüvəsinin surətini yaradır; testbench və hardware dizayn example bu dəyişikliyi DUT kimi istifadə edin. DUT üçün parametr dəyərlərini son məhsulunuzdakı parametr dəyərlərinə uyğun təyin etməsəniz, dizayn örampyaratdığınız le nəzərdə tutduğunuz IP əsas variasiyasını həyata keçirmir.
Qeyd: Testbench IP nüvəsinin əsas testini nümayiş etdirir. O, tam yoxlama mühitini əvəz etmək üçün nəzərdə tutulmayıb. Siz simulyasiyada və aparatda öz 50GbE dizaynınızı daha geniş şəkildə yoxlamalısınız.
Əlaqədar Məlumat
Intel Arria® 10 50Gbps Ethernet IP Core İstifadəçi Təlimatı
Dizayn Example Davranış
Testbench, IP nüvəsinin ötürücü və qəbul tərəfini həyata keçirərək trafiki IP nüvəsi vasitəsilə göndərir. Aparat dizaynında məsələnample, siz IP nüvəsini daxili serial geri dönmə rejimində proqramlaşdıra və qəbul tərəfi vasitəsilə geri dönən ötürücü tərəfdə trafik yarada bilərsiniz.
Dizayn Example İnterfeys siqnalları
50GbE test masası müstəqildir və heç bir giriş siqnalını idarə etməyi tələb etmir.
Cədvəl 4. 50GbE Hardware Design Example İnterfeys siqnalları
| Siqnal | İstiqamət | Şərhlər |
|
clk50 |
Giriş |
50 MHz tezliyində sürün. Məqsəd bunu lövhədəki 50 Mhz osilatordan idarə etməkdir. |
| clk_ref | Giriş | 644.53125 MHz tezliyində sürün. |
|
cpu_resetn |
Giriş |
IP nüvəsini sıfırlayır. Aktiv aşağı. Qlobal sərt sıfırlama csr_reset_n-ni IP nüvəsinə aparır. |
| davam etdi... | ||
Intel Korporasiyası. Bütün hüquqlar qorunur. Intel, Intel loqosu və digər Intel markaları Intel Korporasiyasının və ya onun törəmə şirkətlərinin ticarət nişanlarıdır. Intel FPGA və yarımkeçirici məhsullarının Intel-in standart zəmanətinə uyğun olaraq cari spesifikasiyalara uyğun işləməsinə zəmanət verir, lakin istənilən vaxt xəbərdarlıq etmədən istənilən məhsul və xidmətlərə dəyişiklik etmək hüququnu özündə saxlayır. Intel tərəfindən yazılı şəkildə açıq şəkildə razılaşdırıldığı hallar istisna olmaqla, Intel burada təsvir edilən hər hansı məlumat, məhsul və ya xidmətin tətbiqi və ya istifadəsindən irəli gələn heç bir məsuliyyət və ya öhdəlik götürmür. Intel müştərilərinə hər hansı dərc edilmiş məlumata etibar etməzdən və məhsul və ya xidmətlər üçün sifariş verməzdən əvvəl cihazın texniki xüsusiyyətlərinin ən son versiyasını əldə etmələri tövsiyə olunur. *Başqa adlar və brendlər başqalarının mülkiyyəti kimi iddia oluna bilər.
| Siqnal | İstiqamət | Şərhlər |
| tx_serial[1:0] | Çıxış | Transceiver PHY çıxış seriya məlumatı. |
| rx_serial[1:0] | Giriş | Transceiver PHY giriş seriya məlumatı. |
|
user_led[7:0] |
Çıxış |
Vəziyyət siqnalları. Aparat dizaynı örample bu bitləri hədəf lövhədə LED-ləri idarə etmək üçün birləşdirir. Fərdi bitlər aşağıdakı siqnal dəyərlərini və saat davranışını əks etdirir:
• [0]: IP nüvəsinə əsas sıfırlama siqnalı • [1]: clk_ref-in bölünmüş versiyası • [2]: clk50-nin bölünmüş versiyası • [3]: 100 MHz status saatının bölünmüş versiyası • [4]: tx_lanes_stabil • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_hazır |
Əlaqədar Məlumat
İnterfeyslər və Siqnal Təsvirləri 50GbE IP əsas siqnalların və onların aid olduğu interfeyslərin ətraflı təsvirlərini təqdim edir.
50GbE Dizayn Məsample Qeydiyyat
Cədvəl 5. 50GbE Hardware Design Example Qeydiyyat xəritəsi
Aparat dizaynı üçün yaddaşla əlaqəli registr diapazonlarını sadalayır, məsələnample. Siz bu registrlərə Sistem Konsolunda reg_read və reg_write funksiyaları ilə daxil olursunuz.
| Söz ofseti | Kateqoriya qeydiyyatdan keçin |
| 0x300–0x5FF | 50GbE IP əsas qeydləri. |
| 0x4000–0x4C00 | Arria 10 dinamik yenidən konfiqurasiya qeydləri. Qeydiyyatın əsas ünvanı zolaq 0 üçün 4000x0 və 0-ci zolaq üçün 4400x1-dir. |
Əlaqədar Məlumat
- 50GbE Avadanlıq Dizaynının sınaqdan keçirilməsi Example səhifə 11 Sistem Konsolu IP nüvəsinə və Native PHY registrlərinə daxil olmaq üçün əmrlər verir.
- 50GbE Nəzarət və Vəziyyət Qeydiyyatının Təsvirləri 50GbE IP əsas registrlərini təsvir edir.
Sənədin Təftiş Tarixçəsi
Cədvəl 6. 50G Ethernet Design Exampİstifadəçi Təlimatının Təftiş Tarixçəsi
| Tarix | Buraxın | Dəyişikliklər |
| 2019.04.03 | 17.0 | Xcelium simulyasiyalarını işə salmaq üçün əmr əlavə edildi. |
|
2017.11.08 |
17.0 |
IP nüvəsindəki ATX PLL-lərin kaskadlı olması səbəbindən Intel Arria® 10 cihazlarında yarana biləcək titrəmə üçün müvəqqəti həlli təmin edən KDB Cavabına keçid əlavə edildi.
istinad edin Dizaynın Yaradılması Example səhifə 7 və Tərtib etmək və Dizaynın konfiqurasiyası ExampAvadanlıqda səhifə 10. Bu dizayn example istifadəçi təlimatı əks etdirmək üçün yenilənməyib Qeyd: Intel Quartus Prime proqram təminatı buraxılışından sonra Intel Quartus Prime buraxılışlarında dizayn yaradılmasında kiçik dəyişikliklər v17.0. |
| 2017.05.08 | 17.0 | İlkin ictimai buraxılış. |
Intel Korporasiyası. Bütün hüquqlar qorunur. Intel, Intel loqosu və digər Intel markaları Intel Korporasiyasının və ya onun törəmə şirkətlərinin ticarət nişanlarıdır. Intel FPGA və yarımkeçirici məhsullarının Intel-in standart zəmanətinə uyğun olaraq cari spesifikasiyalara uyğun işləməsinə zəmanət verir, lakin istənilən vaxt xəbərdarlıq etmədən istənilən məhsul və xidmətlərə dəyişiklik etmək hüququnu özündə saxlayır. Intel tərəfindən yazılı şəkildə açıq şəkildə razılaşdırıldığı hallar istisna olmaqla, Intel burada təsvir edilən hər hansı məlumat, məhsul və ya xidmətin tətbiqi və ya istifadəsindən irəli gələn heç bir məsuliyyət və ya öhdəlik götürmür. Intel müştərilərinə hər hansı dərc edilmiş məlumata etibar etməzdən və məhsul və ya xidmətlər üçün sifariş verməzdən əvvəl cihazın texniki xüsusiyyətlərinin ən son versiyasını əldə etmələri tövsiyə olunur. *Başqa adlar və brendlər başqalarının mülkiyyəti kimi iddia oluna bilər.
Sənədlər / Resurslar
 |
intel 50G Ethernet Design Example [pdf] İstifadəçi təlimatı 50G Ethernet Dizaynı Məsample, 50G, Ethernet Design Example, Design Example |
