Intel 50G Ethernet Design Example
50GbE Guida rapida di partenza
U core IP 50GbE furnisce un banc di prova di simulazione è un disignu hardware example chì sustene a compilazione è a prova di hardware. Quandu generate u disignu example, l'editore di paràmetri crea automaticamente u fileHè necessariu di simule, compile è pruvà u disignu in hardware. Pudete scaricà u disignu hardware compilatu à un dispositivu Arria 10 GT.
Nota: Stu disignu example mira à u dispusitivu Arria 10 GT è richiede un retimer 25G. Per piacè cuntattate u vostru rappresentante Intel FPGA per dumandà una piattaforma adatta per eseguisce stu hardware example. In certi casi, un prestitu di hardware adattatu pò esse dispunibule. Inoltre, Intel furnisce una compilazione solu exampu prughjettu chì pudete aduprà per stima rapidamente l'area di u core IP è u timing.
Figura 1. Design Example Usage
Intel Corporation. Tutti i diritti riservati. Intel, u logu Intel è altri marchi Intel sò marchi di Intel Corporation o di e so filiali. Intel garantisce a prestazione di i so prudutti FPGA è semiconduttori à e specificazioni attuali in cunfurmità cù a garanzia standard di Intel, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Intel ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritta quì, salvu cum'è espressamente accunsentutu in scrittura da Intel. I clienti Intel sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di cunfidendu qualsiasi infurmazione publicata è prima di fà ordini per prudutti o servizii. * Altri nomi è marche ponu esse rivendicate cum'è a pruprietà di l'altri.
Design Example Structure Directory
Figura 2. 50GbE Design Example Structure Directory
A cunfigurazione hardware è a prova files (u disignu hardware example) si trovanu inample_dir>/hardware_test_design. A simulazione files (testbench per a simulazione solu) sò situati inample_dir>/ example_testbench.U disignu solu di compilazione example si trova inample_dir>/compilation_test_design.
Prughjettu di simulazione Exampi cumpunenti
Figura 3. 50GbE Simulation Design Exampu Block Diagram
A simulazione exampu test di livellu superiore di u disignu file hè basic_avl_tb_top.sv Questu file instantiate è cunnetta un ATX PLL. Include un compitu, send_packets_50g_avl, per mandà è riceve 10 pacchetti.
Table 1. 50GbE IP Core Testbench File Descrizzioni
| File Nome | Descrizzione |
| Testbench è simulazione Files | |
| basic_avl_tb_top.sv | Bancu di prova di primu livellu file. U testbench istanzia u DUT è eseguisce i travaglii Verilog HDL per generà è accettà pacchetti. |
| Testbench Scripts | |
| run_vsim.do | U script ModelSim per eseguisce u testbench. |
| run_vcs.sh | U script Synopsys VCS per eseguisce u testbench. |
| run_ncsim.sh | U script Cadence NCSim per eseguisce u testbench. |
| run_xcelium.sh | U script Cadence Xcelium* per eseguisce u testbench. |
rdware Design Exampi cumpunenti
Figura 4. 50GbE Hardware Design Exampu Diagramu Block High Livellu
U disignu hardware 50GbE example include i seguenti cumpunenti
- Core IP 50 GbE.
- Lògica di u cliente chì coordina a prugrammazione di u core IP è a generazione di pacchetti.
- ATX PLL per guidà i canali di transceiver di u dispositivu.
- IOPLL per generà un clock 100 MHz da un clock di input 50 MHz à u disignu hardware example.
- JTAG controller chì cumunica cù a Console di Sistema. Pudete cumunicà cù a logica di u cliente attraversu a Console di Sistema.
Table 2. 50GbE IP Core Hardware Design Example File Descrizzioni
| File Nomi | Descrizzione |
| eth_ex_50g.qpf | Prughjettu Quartus Prime file |
| eth_ex_50g.qsf | Paràmetri di u prughjettu di Quartus file |
| eth_ex_50g.sdc | Sinopsys Limitazioni di Design file. Pudete cupià è mudificà questu file per u vostru propiu disignu 50GbE. |
| cuntinuò… | |
50GbE Guida rapida di partenza
| File Nomi | Descrizzione |
| eth_ex_50g.v | Disegnu Verilog HDL di primu livellu example file |
| cumuni/ | Disegnu di hardware exampu sustegnu files |
| hwtest/main.tcl | Principale file per accede à System Console |
Generazione di u Design Example
Figura 5. Prucedura
Figura 6. Esample Design Tab in l'Editor di Parametri 50GbE
Segui questi passi per generà u disignu hardware example è testbench
- Sicondu s'ellu si usa u software Intel Quartus® Prime Pro Edition o u software Intel Quartus Prime Standard Edition, eseguite una di l'azzioni seguenti: In l'Intel Quartus Prime Pro Edition, cliccate File ➤ New Project Wizard per creà un novu prughjettu Quartus Prime, o File ➤ Open Project per apre un prughjettu Quartus Prime esistente. L'assistente vi invita à specificà un dispositivu. In u software Intel Quartus Prime Standard Edition, in u Catalogu IP (Tools IP Catalog), selezziunate a famiglia di dispositivi di destinazione Arria 10.
- In u Catalogu IP, cercate è selezziunate 50G Ethernet. A finestra New IP Variation appare.
- Specificate un nome di primu livellu per a vostra variazione IP è cliccate OK. L'editore di paràmetri aghjunghjenu .qsys di primu livellu (in Intel Quartus Prime Standard Edition) o .ip (in Intel Quartus Prime Pro Edition) file à u prughjettu attuale automaticamente. Sè vo site dumandatu à aghjunghje manualmente u .qsys o .ip file à u prugettu, cliccate Prughjettu ➤ Add / Remove Files in Project per aghjunghje u file.
- In u software Intel Quartus Prime Standard Edition, deve selezziunate un dispositivu Arria 10 specificu in u campu Dispositivu, o mantene u dispusitivu predeterminatu chì u software Quartus Prime prupone.
Nota: U disignu hardware example overwrites a selezzione cù u dispusitivu nantu à u bordu di destinazione. Specificate a tavola di destinazione da u menu di design example opzioni in l'Example tab Design (Pass 8). - Cliccate OK. L'editore di paràmetri appare.
- In a tabulazione IP, specificate i paràmetri per a vostra variazione di core IP.
- Nantu à l'Example Design tab, per Exampu Design Files, selezziunate l'opzione Simulazione per generà u testbench, è selezziunate l'opzione Sintesi per generà u disignu hardware ex.ample. Solu Verilog HDL files sò generati.
Nota: Un core IP VHDL funzionale ùn hè micca dispunibule. Specificate Verilog HDL solu, per u vostru IP core design example. - Per Hardware Board sceglite u Arria 10 GX Transceiver Signal Integrity Development Kit.
Nota: Cuntattate u vostru rappresentante Intel FPGA per infurmazione nantu à una piattaforma adatta per eseguisce stu hardware example. - Cliccate u Generate Exampu buttone Design. U Select ExampA finestra di u Design Directory appare.
- Se vulete mudificà u disignu exampu percorsu di u cartulare o nome da i paràmetri predeterminati affissati (alt_e50_0_example_design), cercate à a nova strada è scrive u novu disignu exampnome di u cartulare di le (ample_dir>).
- Cliccate OK.
- Riferite à a Risposta KDB Cumu cumpensà u jitter di PLL in cascata o percorsu di clock non dedicatu per u clock di riferimentu Arria 10 PLL? per una solu suluzione duvete applicà in u repertoriu hardware_test_design in u .sdc file.
Nota: Avete da cunsultà sta Risposta KDB perchè a strada RX in u core IP 50GbE include PLL in cascata. Dunque, l'orologi di u core IP puderanu sperimentà jitter supplementu in i dispositi Arria 10. Questa Risposta KDB clarifica e versioni di u software in quale a soluzione hè necessaria.
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Risposta KDB: Cumu cumpensà u jitter di PLL in cascata o percorsu di clock non dedicatu per u clock di riferimentu Arria 10 PLL?
Simulazione di u 50GbE Design Example Testbench
Figura 7. Prucedura
Segui questi passi per simulà u testbench
- Cambia à u cartulare di simulazione di testbenchample_dir>/ example_testbench.
- Eseguite u script di simulazione per u simulatore supportatu di a vostra scelta. U script compile è corre u testbench in u simulatore. Riferite à a tavula "Passi per simulà u Testbench".
- Analizà i risultati. U testbench successu manda dece pacchetti, riceve dece pacchetti, è mostra "Testbench cumpletu".
Table 3. Passi per Simulate u Testbench
| Simulatore | Istruzzioni |
| Model Sim | In a linea di cummanda, scrivi vsim -do run_vsim.do
Se preferite simulà senza avè a GUI ModelSim, scrive vsim -c -do run_vsim.do Nota: U simulatore ModelSim * - Intel FPGA Edition ùn hà micca a capacità di simule stu core IP. Duvete aduprà un altru simulatore ModelSim supportatu cum'è ModelSim SE. |
| NCSim | In a linea di cumanda, scrive sh run_ncsim.sh |
| VCS | In a linea di cumanda, scrive sh run_vcs.sh |
| Xcelium | In a linea di cummanda, scrive sh run_xcelium.sh |
L'esecuzione di prova di successu mostra a pruduzzione chì cunfirma u cumportamentu seguente
- Aspittendu chì l'orologio RX si stalla
- Stampa u statutu PHY
- Mandendu 10 pacchetti
- Riceve 10 pacchetti
- Mostra "Testbench complete".
I seguenti sampL'output di le illustra un test di simulazione successu
- #Ref clock hè in esecuzione à 625 MHz, cusì i numeri interi ponu aduprà per tutti i periodi di clock.
- #Multiplicate e frequenze riportate da 33/32 per ottene frequenze di clock attuali.
- #Aspittendu l'allineamentu RX
- #RX deskew bloccatu
- L'allineamentu di a corsia #RX hè chjusu
- #TX attivatu
- #** Mandatu u Pacchettu 1...
- #** Mandatu u Pacchettu 2...
- #** Mandatu u Pacchettu 3...
- #** Mandatu u Pacchettu 4...
- #** Mandatu u Pacchettu 5...
- #** Mandatu u Pacchettu 6...
- #** Mandatu u Pacchettu 7...
- #** Pacchettu ricevutu 1...
- #** Mandatu u Pacchettu 8...
- #** Pacchettu ricevutu 2...
- #** Mandatu u Pacchettu 9...
- #** Pacchettu ricevutu 3...
- #** Mandatu u Pacchettu 10...
- #** Pacchettu ricevutu 4...
- #** Pacchettu ricevutu 5...
- #** Pacchettu ricevutu 6...
- #** Pacchettu ricevutu 7...
- #** Pacchettu ricevutu 8...
- #** Pacchettu ricevutu 9...
- #** Pacchettu ricevutu 10...
- #**
- #** Testbench cumpletu.
- #**
- #********************************************
Cumpilà è cunfigurà u Design Example in Hardware
Per cumpilà u disignu hardware example è cunfigurà lu in u vostru aparechju Arria 10 GT, seguitate sti passi
- Assicurà u disignu hardware exampa generazione hè cumpleta.
- In u software Intel Quartus Prime, apre u prughjettu Intel Quartus Primeample_dir>/hardware_test_design/eth_ex_50g.qpf.
- Prima di cumpilà, assicuratevi di avè implementatu a soluzione alternativa da u KDB Risposta Cumu cumpensà u jitter di PLL in cascata o percorsu di clock non dedicatu per u clock di riferimentu Arria 10 PLL? se pertinente per a vostra liberazione di software.
- In u menù di Trattamentu, cliccate Start Compilation.
- Dopu avè generatu un oggettu SRAM file .sof, seguitate sti passi per programà u disignu hardware example nantu à u dispusitivu Arria 10:
- In u menù Strumenti, cliccate Programmatore.
- In u Programmatore, cliccate nantu à u Hardware Setup.
- Selezziunà un dispusitivu di prugrammazione.
- Selezziunate è aghjunghje a scheda Arria 10 GT cù retimer 25G à a vostra sessione Intel Quartus Prime.
- Assicuratevi chì Modu hè impostatu à JTAG.
- Selezziunà u dispusitivu Arria 10 è cliccate Add Device. U Programatore mostra un diagramma di bloccu di e cunnessione trà i dispositi nantu à a vostra scheda.
- In a fila cù u vostru .sof, verificate a casella per u .sof.
- Verificate a casella in a colonna Program / Configurazione.
- Cliccate Start
Nota: Stu disignu example mira à u dispusitivu Arria 10 GT. Per piacè cuntattate u vostru rappresentante Intel FPGA per dumandà una piattaforma adatta per eseguisce stu hardware example
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Pruvate u Disegnu Hardware 50GbE Example
Dopu avè compilatu u 50GbE IP core design example è cunfigurà nantu à u vostru aparechju Arria 10 GT, pudete aduprà u System Console per programà u core IP è i so registri di core IP PHY incrustati. Per accende a Console di Sistema è pruvà u disignu di hardware example, seguitate sti passi:
- Dopu à u disignu hardware example hè cunfiguratu nantu à u dispusitivu Arria 10, in u software Intel Quartus Prime, in u menù Strumenti, cliccate Strumenti di Debugging di Sistema ➤ Console di Sistema.
- In u pane Tcl Console, scrivite cd hwtest per cambià u cartulareample_dir>/hardware_test_design/hwtest.
- Type source main.tcl per apre una cunnessione à u JTAG maestru.
Pudete programà u core IP cù u seguente design example cumandamenti
- chkphy_status: Mostra e frequenze di u clock è u statu di bloccu PHY.
- start_pkt_gen: Inizia u generatore di pacchetti.
- stop_pkt_gen: Arresta u generatore di pacchetti.
- loop_on: Attiva u loopback seriale internu
- loop_off: Disattiva loopback seriale internu.
- reg_lettu : Ritorna u valore di u registru core IP à .
- reg_scrive : Scrive à u registru core IP à l'indirizzu .
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- 50GbE Design Example Registers a pagina 13 Register map for hardware design example.
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Design Example Description
U disignu example mostra e funzioni di u core 50GbE cù l'interfaccia di transceiver conforme à a specificazione standard IEEE 802.3ba CAUI-4. Pudete generà u disignu da l'Example Tabulazione Design in l'editore di paràmetri 50GbE. Per generà u disignu example, devi prima stabilisce i valori di i paràmetri per a variazione di u core IP chì vulete generà in u vostru pruduttu finale. Generazione di u disignu example crea una copia di u core IP; u testbench è u disignu hardware exampAduprà sta variazione cum'è DUT. Se ùn avete micca stabilitu i valori di parametru per u DUT per currisponde à i valori di parametru in u vostru pruduttu finale, u disignu ex.ample generate ùn esercita micca a variazione di u core IP chì vulete.
Nota: U testbench mostra una prova basica di u core IP. Ùn hè micca pensatu à esse un sustitutu per un ambiente di verificazione cumpleta. Duvete fà una verificazione più larga di u vostru propiu disignu 50GbE in simulazione è in hardware.
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Guida per l'utente Intel Arria® 10 50 Gbps Ethernet IP Core
Design Example Behavior
U testbench manda u trafficu attraversu u core IP, esercitendu u latu di trasmissione è riceve u latu di u core IP. In u disignu hardware example, pudete programà u core IP in u modu di loopback seriale internu è generà trafficu nantu à u latu di trasmissione chì torna in u latu di riceve.
Design Example Signali d'interfaccia
U testbench 50GbE hè autonomu è ùn hà micca bisognu di guidà alcun signale di input.
Table 4. 50GbE Hardware Design Example Signali d'interfaccia
| Segnale | Direzzione | Cumenti |
|
clk50 |
Input |
Cunduce à 50 MHz. L'intenzione hè di guidà questu da un oscillatore 50 Mhz nantu à u bordu. |
| clk_ref | Input | Cunduce à 644.53125 MHz. |
|
cpu_resetn |
Input |
Resetta u core IP. Bassu attivu. Impulsà u reset duru globale csr_reset_n à u core IP. |
| cuntinuò… | ||
Intel Corporation. Tutti i diritti riservati. Intel, u logu Intel è altri marchi Intel sò marchi di Intel Corporation o di e so filiali. Intel garantisce a prestazione di i so prudutti FPGA è semiconduttori à e specificazioni attuali in cunfurmità cù a garanzia standard di Intel, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Intel ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritta quì, salvu cum'è espressamente accunsentutu in scrittura da Intel. I clienti Intel sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di cunfidendu qualsiasi infurmazione publicata è prima di fà ordini per prudutti o servizii. * Altri nomi è marche ponu esse rivendicate cum'è a pruprietà di l'altri.
| Segnale | Direzzione | Cumenti |
| tx_serial[1:0] | Output | Transceiver PHY output dati seriali. |
| rx_serial[1:0] | Input | Transceiver PHY input dati seriali. |
|
guidatu d'utilizatore[7:0] |
Output |
Signali di statutu. U disignu hardware example cunnetta sti bits per guidà i LED nantu à u pianu di destinazione. I bits individuali riflettenu i seguenti valori di signale è u cumpurtamentu di u clock:
• [0]: Main reset signal to core IP • [1]: Versione divisa di clk_ref • [2]: Versione divisa di clk50 • [3]: versione divisa di 100 MHz clock statutu • [4] : tx_lanes_stable • [5] : rx_block_lock • [6] : rx_am_lock • [7]: rx_pcs_ready |
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Interfacce è Descrizioni di Signal Fornisce descrizioni dettagliate di i segnali core IP 50GbE è l'interfacce à quale appartenenu.
50GbE Design Exampi Registri
Table 5. 50GbE Hardware Design Example Register Map
Elenca i intervalli di registru mappati in memoria per u disignu di hardware example. Pudete accede à questi registri cù e funzioni reg_read è reg_write in a Console di Sistema.
| Word Offset | Registrate a categuria |
| 0x300-0x5FF | Registri core IP 50GbE. |
| 0x4000–0x4C00 | Arria 10 registri di ricunfigurazione dinamica. L'indirizzu di basa di u registru hè 0x4000 per Lane 0 è 0x4400 per Lane 1. |
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- Pruvate u Disegnu Hardware 50GbE Example a pagina 11 Comandi di System Console per accede à i registri IP core è Native PHY.
- Descrizioni di u Registru di Controlu è Status 50GbE Descrive i registri core IP 50GbE.
Storia di Revisione di Documenti
Table 6. 50G Ethernet Design Example User Guide Storia di Revisioni
| Data | Libera | Cambiamenti |
| 2019.04.03 | 17.0 | Aggiuntu u cumandamentu per eseguisce simulazioni Xcelium. |
|
2017.11.08 |
17.0 |
U ligame aghjuntu à a Risposta KDB chì furnisce una soluzione per u putenziale jitter in i dispositi Intel Arria® 10 per via di PLL ATX in cascata in u core IP.
Riferite à Generazione di u Design Example à pagina 7 è Cumpilà è Configurazione di u Design Example in Hardware a pagina 10. Stu disignu exampa guida d'utilizatore ùn hè micca aghjurnata per riflette Nota: cambiamenti minori in a generazione di cuncepimentu in e versioni Intel Quartus Prime più tardi à a versione di u software Intel Quartus Prime v17.0. |
| 2017.05.08 | 17.0 | Liberazione publica iniziale. |
Intel Corporation. Tutti i diritti riservati. Intel, u logu Intel è altri marchi Intel sò marchi di Intel Corporation o di e so filiali. Intel garantisce a prestazione di i so prudutti FPGA è semiconduttori à e specificazioni attuali in cunfurmità cù a garanzia standard di Intel, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Intel ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritta quì, salvu cum'è espressamente accunsentutu in scrittura da Intel. I clienti Intel sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di cunfidendu qualsiasi infurmazione publicata è prima di fà ordini per prudutti o servizii. * Altri nomi è marche ponu esse rivendicate cum'è a pruprietà di l'altri.
Documenti / Risorse
 |
Intel 50G Ethernet Design Example [pdfGuida di l'utente 50G Ethernet Design Example, 50G, Ethernet Design Example, Design Example |
