ઇન્ટેલ 50G ઇથરનેટ ડિઝાઇન Example વપરાશકર્તા માર્ગદર્શિકા

સામગ્રી છુપાવો

1 ઇન્ટેલ 50G ઇથરનેટ ડિઝાઇન Example

2 50GbE ક્વિક સ્ટાર્ટ ગાઇડ

3 ડિઝાઇન Exampલી ડિરેક્ટરી માળખું

4 સિમ્યુલેશન ડિઝાઇન Exampલે ઘટકો

5 ડિઝાઇન જનરેટ કરી રહ્યા છીએ Example

6 50GbE ડિઝાઇન એક્સampલે ટેસ્ટબેન્ચ

7 ડિઝાઇન Exampલે વર્ણન

8 50GbE ડિઝાઇન Example રજીસ્ટર

9 દસ્તાવેજો / સંસાધનો

9.1 સંદર્ભો

10 સંબંધિત પોસ્ટ્સ

ઇન્ટેલ 50G ઇથરનેટ ડિઝાઇન Example

50GbE ક્વિક સ્ટાર્ટ ગાઇડ

50GbE IP કોર સિમ્યુલેશન ટેસ્ટબેન્ચ અને હાર્ડવેર ડિઝાઇન એક્સ પ્રદાન કરે છેample જે સંકલન અને હાર્ડવેર પરીક્ષણને સપોર્ટ કરે છે. જ્યારે તમે ડિઝાઇન ભૂતપૂર્વample, પરિમાણ સંપાદક આપમેળે બનાવે છે fileહાર્ડવેરમાં ડિઝાઇનનું અનુકરણ, કમ્પાઇલ અને પરીક્ષણ કરવા માટે જરૂરી છે. તમે સંકલિત હાર્ડવેર ડિઝાઇનને Arria 10 GT ઉપકરણ પર ડાઉનલોડ કરી શકો છો.

નોંધ: આ ડિઝાઇન ભૂતપૂર્વample Arria 10 GT ઉપકરણને લક્ષ્ય બનાવે છે અને તેને 25G રીટાઇમરની જરૂર છે. આ હાર્ડવેર એક્સને ચલાવવા માટે યોગ્ય પ્લેટફોર્મ વિશે પૂછપરછ કરવા કૃપા કરીને તમારા Intel FPGA પ્રતિનિધિનો સંપર્ક કરોample કેટલાક કિસ્સાઓમાં યોગ્ય હાર્ડવેરની લોન મળી શકે છે. વધુમાં, ઇન્ટેલ એક માત્ર સંકલન એક્સample પ્રોજેક્ટ કે જેનો ઉપયોગ તમે ઝડપથી IP કોર વિસ્તાર અને સમયનો અંદાજ કાઢવા માટે કરી શકો છો.

આકૃતિ 1. ડિઝાઇન Exampલે વપરાશ

ઇન્ટેલ કોર્પોરેશન. બધા હકો અમારી પાસે રાખેલા છે. ઇન્ટેલ, ઇન્ટેલ લોગો અને અન્ય ઇન્ટેલ ચિહ્નો ઇન્ટેલ કોર્પોરેશન અથવા તેની પેટાકંપનીઓના ટ્રેડમાર્ક છે. ઇન્ટેલ તેના FPGA અને સેમિકન્ડક્ટર ઉત્પાદનોના પ્રદર્શનને ઇન્ટેલની માનક વોરંટી અનુસાર વર્તમાન સ્પષ્ટીકરણો માટે વોરંટી આપે છે, પરંતુ સૂચના વિના કોઈપણ સમયે કોઈપણ ઉત્પાદનો અને સેવાઓમાં ફેરફાર કરવાનો અધિકાર અનામત રાખે છે. Intel દ્વારા લેખિતમાં સ્પષ્ટપણે સંમત થયા સિવાય અહીં વર્ણવેલ કોઈપણ માહિતી, ઉત્પાદન અથવા સેવાના એપ્લિકેશન અથવા ઉપયોગથી ઉદ્ભવતી કોઈ જવાબદારી અથવા જવાબદારી સ્વીકારતી નથી. ઇન્ટેલ ગ્રાહકોને સલાહ આપવામાં આવે છે કે તેઓ કોઈપણ પ્રકાશિત માહિતી પર આધાર રાખતા પહેલા અને ઉત્પાદનો અથવા સેવાઓ માટે ઓર્ડર આપતા પહેલા ઉપકરણ વિશિષ્ટતાઓનું નવીનતમ સંસ્કરણ પ્રાપ્ત કરે. *અન્ય નામો અને બ્રાન્ડનો દાવો અન્યની મિલકત તરીકે થઈ શકે છે.

ડિઝાઇન Exampલી ડિરેક્ટરી માળખું

આકૃતિ 2. 50GbE ડિઝાઇન Exampલી ડિરેક્ટરી માળખું

હાર્ડવેર રૂપરેખાંકન અને પરીક્ષણ files (હાર્ડવેર ડિઝાઇન ભૂતપૂર્વample) માં સ્થિત છેample_dir>/hardware_test_design. સિમ્યુલેશન files (ફક્ત સિમ્યુલેશન માટે ટેસ્ટબેન્ચ) માં સ્થિત છેample_dir>/ example_testbench. માત્ર-સંકલન ડિઝાઇન example માં સ્થિત છેample_dir>/compilation_test_design.

સિમ્યુલેશન ડિઝાઇન Exampલે ઘટકો

આકૃતિ 3. 50GbE સિમ્યુલેશન ડિઝાઇન Exampલે બ્લોક ડાયાગ્રામ

સિમ્યુલેશન ભૂતપૂર્વampલે ડિઝાઇન ટોપ-લેવલ ટેસ્ટ file મૂળભૂત_avl_tb_top.sv આ છે file ATX PLL ને ઇન્સ્ટન્ટ અને કનેક્ટ કરે છે. તેમાં 50 પેકેટો મોકલવા અને પ્રાપ્ત કરવા માટે એક કાર્ય, send_packets_10g_avl શામેલ છે.

કોષ્ટક 1. 50GbE IP કોર ટેસ્ટબેન્ચ File વર્ણનો

File નામ	વર્ણન
ટેસ્ટબેન્ચ અને સિમ્યુલેશન Files
મૂળભૂત_avl_tb_top.sv	ટોપ લેવલ ટેસ્ટબેન્ચ file. ટેસ્ટબેન્ચ ડીયુટીને ત્વરિત કરે છે અને પેકેટો બનાવવા અને સ્વીકારવા માટે વેરિલોગ એચડીએલ કાર્યો ચલાવે છે.
ટેસ્ટબેન્ચ સ્ક્રિપ્ટ્સ
run_vsim.do	ટેસ્ટબેન્ચ ચલાવવા માટે મોડલસિમ સ્ક્રિપ્ટ.
run_vcs.sh	ટેસ્ટબેન્ચ ચલાવવા માટે Synopsys VCS સ્ક્રિપ્ટ.
રન_ncsim.sh	ટેસ્ટબેન્ચ ચલાવવા માટે કેડન્સ NCSim સ્ક્રિપ્ટ.
run_xcelium.sh	ટેસ્ટબેન્ચ ચલાવવા માટે કેડન્સ એક્સેલિયમ* સ્ક્રિપ્ટ.

rdware ડિઝાઇન Exampલે ઘટકો

આકૃતિ 4. 50GbE હાર્ડવેર ડિઝાઇન Exampઉચ્ચ સ્તરીય બ્લોક ડાયાગ્રામ

50GbE હાર્ડવેર ડિઝાઇન ભૂતપૂર્વample નીચેના ઘટકોનો સમાવેશ કરે છે

50GbE IP કોર.
ક્લાયન્ટ લોજિક જે IP કોર અને પેકેટ જનરેશનના પ્રોગ્રામિંગનું સંકલન કરે છે.

ઉપકરણ ટ્રાન્સસીવર ચેનલોને ચલાવવા માટે ATX PLL.
IOPLL 100 MHz ઇનપુટ ઘડિયાળમાંથી હાર્ડવેર ડિઝાઇન એક્સ માટે 50 MHz ઘડિયાળ જનરેટ કરશેample

JTAG નિયંત્રક કે જે સિસ્ટમ કન્સોલ સાથે વાતચીત કરે છે. તમે સિસ્ટમ કન્સોલ દ્વારા ક્લાયન્ટ લોજિક સાથે વાતચીત કરો છો.

કોષ્ટક 2. 50GbE IP કોર હાર્ડવેર ડિઝાઇન Example File વર્ણનો

File નામો	વર્ણન
eth_ex_50g.qpf	ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ file
eth_ex_50g.qsf	ક્વાર્ટસ પ્રોજેક્ટ સેટિંગ્સ file
eth_ex_50g.sdc	સિનોપ્સિસ ડિઝાઇન અવરોધો file. તમે આની નકલ અને ફેરફાર કરી શકો છો file તમારી પોતાની 50GbE ડિઝાઇન માટે.
*ચાલુ રાખ્યું…*

50GbE ક્વિક સ્ટાર્ટ ગાઇડ

File નામો	વર્ણન
eth_ex_50g.v	ટોપ-લેવલ વેરિલોગ HDL ડિઝાઇન એક્સample file
સામાન્ય/	હાર્ડવેર ડિઝાઇન ભૂતપૂર્વampલે આધાર files
hwtest/main.tcl	મુખ્ય file સિસ્ટમ કન્સોલ ઍક્સેસ કરવા માટે

ડિઝાઇન જનરેટ કરી રહ્યા છીએ Example

આકૃતિ 5. પ્રક્રિયા

આકૃતિ 6. ઉદાamp50GbE પેરામીટર એડિટરમાં le ડિઝાઇન ટેબ

હાર્ડવેર ડિઝાઇન એક્સ જનરેટ કરવા માટે આ પગલાં અનુસરોample અને testbench

તમે Intel Quartus® Prime Pro Edition સોફ્ટવેર અથવા Intel Quartus Prime Standard Edition સોફ્ટવેરનો ઉપયોગ કરી રહ્યાં છો તેના આધારે, નીચેની ક્રિયાઓમાંથી એક કરો: Intel Quartus Prime Pro Editionમાં, ક્લિક કરો File ➤ નવો પ્રોજેક્ટ વિઝાર્ડ નવો ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ બનાવવા માટે, અથવા File ➤ હાલના ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટને ખોલવા માટે પ્રોજેક્ટ ખોલો. વિઝાર્ડ તમને ઉપકરણનો ઉલ્લેખ કરવા માટે સંકેત આપે છે. Intel Quartus Prime Standard Edition સોફ્ટવેરમાં, IP Catalog (ટૂલ્સ IP Catalog) માં, Arria 10 લક્ષ્ય ઉપકરણ કુટુંબ પસંદ કરો.
IP કેટલોગમાં, 50G ઇથરનેટ શોધો અને પસંદ કરો. નવી IP ભિન્નતા વિન્ડો દેખાય છે.

તમારા IP વિવિધતા માટે ઉચ્ચ-સ્તરના નામનો ઉલ્લેખ કરો અને ઠીક ક્લિક કરો. પેરામીટર એડિટર ટોપ-લેવલ .qsys (Intel Quartus Prime Standard Edition માં) અથવા .ip (Intel Quartus Prime Pro Edition માં) ઉમેરે છે. file વર્તમાન પ્રોજેક્ટ પર આપમેળે. જો તમને મેન્યુઅલી .qsys અથવા .ip ઉમેરવા માટે સંકેત આપવામાં આવે file પ્રોજેક્ટ પર, પ્રોજેક્ટ ➤ ઉમેરો/દૂર કરો પર ક્લિક કરો Files ઉમેરવા માટે પ્રોજેક્ટમાં file.
ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સ્ટાન્ડર્ડ એડિશન સૉફ્ટવેરમાં, તમારે ડિવાઇસ ફીલ્ડમાં ચોક્કસ એરિયા 10 ઉપકરણ પસંદ કરવું આવશ્યક છે, અથવા ક્વાર્ટસ પ્રાઇમ સૉફ્ટવેર દ્વારા પ્રસ્તાવિત ડિફોલ્ટ ઉપકરણ રાખવું આવશ્યક છે.
નોંધ: હાર્ડવેર ડિઝાઇન ભૂતપૂર્વample લક્ષ્ય બોર્ડ પર ઉપકરણ સાથે પસંદગી પર ફરીથી લખે છે. તમે ડિઝાઇન એક્સના મેનૂમાંથી લક્ષ્ય બોર્ડનો ઉલ્લેખ કરો છોampભૂતપૂર્વ માં le વિકલ્પોample ડિઝાઇન ટેબ (પગલું 8).

OK પર ક્લિક કરો. પરિમાણ સંપાદક દેખાય છે.
IP ટેબ પર, તમારા IP કોર ભિન્નતા માટેના પરિમાણોનો ઉલ્લેખ કરો.

ભૂતપૂર્વ પરample ડિઝાઇન ટેબ, ઉદાહરણ માટેampલે ડિઝાઇન Files, ટેસ્ટબેન્ચ જનરેટ કરવા માટે સિમ્યુલેશન વિકલ્પ પસંદ કરો અને હાર્ડવેર ડિઝાઇન એક્સ જનરેટ કરવા માટે સિન્થેસિસ વિકલ્પ પસંદ કરો.ample માત્ર વેરિલોગ એચડીએલ files પેદા થાય છે.
નોંધ: કાર્યાત્મક VHDL IP કોર ઉપલબ્ધ નથી. તમારી IP કોર ડિઝાઇન એક્સ માટે ફક્ત વેરિલોગ HDL નો ઉલ્લેખ કરોample
હાર્ડવેર બોર્ડ માટે Arria 10 GX ટ્રાન્સસીવર સિગ્નલ ઇન્ટિગ્રિટી ડેવલપમેન્ટ કિટ પસંદ કરો.
નોંધ: આ હાર્ડવેર એક્સ ચલાવવા માટે યોગ્ય પ્લેટફોર્મ વિશે માહિતી માટે તમારા Intel FPGA પ્રતિનિધિનો સંપર્ક કરોample

જનરેટ એક્સ પર ક્લિક કરોampલે ડિઝાઇન બટન. આ સિલેક્ટ એક્સampડિઝાઇન ડિરેક્ટરી વિન્ડો દેખાય છે.
જો તમે ડિઝાઇનમાં ફેરફાર કરવા માંગતા હોવ તો example ડિરેક્ટરી પાથ અથવા ડિફોલ્ટ્સમાંથી નામ પ્રદર્શિત થાય છે (alt_e50_0_example_design), નવા પાથ પર બ્રાઉઝ કરો અને નવી ડિઝાઇન ex ટાઈપ કરોample ડિરેક્ટરી નામ (ample_dir>).
OK પર ક્લિક કરો.
KDB જવાબનો સંદર્ભ લો હું Arria 10 PLL સંદર્ભ ઘડિયાળ માટે PLL કાસ્કેડિંગ અથવા બિન-સમર્પિત ઘડિયાળ પાથના ઝીણા માટે કેવી રીતે વળતર આપી શકું? ઉકેલ માટે તમારે .sdc માં hardware_test_design ડિરેક્ટરીમાં અરજી કરવી જોઈએ file.

નોંધ: તમારે આ KDB જવાબનો સંપર્ક કરવો જ જોઈએ કારણ કે 50GbE IP કોરમાં RX પાથમાં કાસ્કેડ PLLનો સમાવેશ થાય છે. તેથી, આઈપી કોર ઘડિયાળો એરિયા 10 ઉપકરણોમાં વધારાની જિટર અનુભવી શકે છે. આ KDB જવાબ સોફ્ટવેર રીલીઝને સ્પષ્ટ કરે છે જેમાં વર્કઅરાઉન્ડ જરૂરી છે.

સંબંધિત માહિતી
KDB જવાબ: Arria 10 PLL સંદર્ભ ઘડિયાળ માટે PLL કાસ્કેડિંગ અથવા બિન-સમર્પિત ઘડિયાળના પાથની ક્ષતિ માટે હું કેવી રીતે વળતર આપી શકું?

50GbE ડિઝાઇન એક્સampલે ટેસ્ટબેન્ચ

આકૃતિ 7. પ્રક્રિયા

ટેસ્ટબેન્ચનું અનુકરણ કરવા માટે આ પગલાં અનુસરો

ટેસ્ટબેન્ચ સિમ્યુલેશન ડિરેક્ટરીમાં બદલોample_dir>/ example_testbench.
તમારી પસંદગીના સપોર્ટેડ સિમ્યુલેટર માટે સિમ્યુલેશન સ્ક્રિપ્ટ ચલાવો. સ્ક્રિપ્ટ સિમ્યુલેટરમાં ટેસ્ટબેન્ચનું સંકલન કરે છે અને ચલાવે છે. "ટેસ્ટબેન્ચનું અનુકરણ કરવાના પગલાં" કોષ્ટકનો સંદર્ભ લો.
પરિણામોનું વિશ્લેષણ કરો. સફળ ટેસ્ટબેન્ચ દસ પેકેટો મોકલે છે, દસ પેકેટ મેળવે છે અને "ટેસ્ટબેન્ચ પૂર્ણ" દર્શાવે છે.

કોષ્ટક 3. ટેસ્ટબેન્ચનું અનુકરણ કરવાના પગલાં

સિમ્યુલેટર	સૂચનાઓ
મોડલસિમ	આદેશ વાક્યમાં, vsim -do run_vsim.do લખો જો તમે મોડલસિમ GUI લાવ્યા વિના અનુકરણ કરવાનું પસંદ કરો છો, તો vsim -c -do run_vsim.do લખો. નોંધ: મોડલસિમ* - ઇન્ટેલ એફપીજીએ એડિશન સિમ્યુલેટર પાસે આ આઇપી કોરનું અનુકરણ કરવાની ક્ષમતા નથી. તમારે અન્ય સપોર્ટેડ મોડલસિમ સિમ્યુલેટર જેમ કે ModelSim SE નો ઉપયોગ કરવો આવશ્યક છે.
NCSim	આદેશ વાક્યમાં, sh run_ncsim.sh લખો
વીસીએસ	આદેશ વાક્યમાં, sh run_vcs.sh લખો
એક્સેલિયમ	આદેશ વાક્યમાં, sh run_xcelium.sh લખો

સફળ ટેસ્ટ રન નીચેની વર્તણૂકની પુષ્ટિ કરતું આઉટપુટ દર્શાવે છે

RX ઘડિયાળ સ્થાયી થવાની રાહ જોઈ રહ્યાં છીએ
PHY સ્ટેટસ પ્રિન્ટ કરી રહ્યું છે
10 પેકેટ મોકલી રહ્યા છીએ
10 પેકેટો પ્રાપ્ત

"ટેસ્ટબેન્ચ પૂર્ણ" દર્શાવી રહ્યું છે.

નીચેના એસample આઉટપુટ સફળ સિમ્યુલેશન ટેસ્ટ રન દર્શાવે છે

#રેફ ઘડિયાળ 625 મેગાહર્ટઝ પર ચાલે છે જેથી ઘડિયાળના તમામ સમયગાળા માટે પૂર્ણ સંખ્યાઓનો ઉપયોગ કરી શકાય.

# વાસ્તવિક ઘડિયાળની આવર્તન મેળવવા માટે 33/32 દ્વારા અહેવાલ કરેલ ફ્રીક્વન્સીનો ગુણાકાર કરો.
#RX સંરેખણ માટે રાહ જોઈ રહ્યું છે
#RX ડેસ્ક્યુ લૉક કરેલું

#RX લેન સંરેખણ લૉક કર્યું
#TX સક્ષમ
#**પેકેટ 1 મોકલી રહ્યું છે...

#**પેકેટ 2 મોકલી રહ્યું છે...
#**પેકેટ 3 મોકલી રહ્યું છે...
#**પેકેટ 4 મોકલી રહ્યું છે...

#**પેકેટ 5 મોકલી રહ્યું છે...
#**પેકેટ 6 મોકલી રહ્યું છે...
#**પેકેટ 7 મોકલી રહ્યું છે...

#**પ્રાપ્ત પેકેટ 1...
#**પેકેટ 8 મોકલી રહ્યું છે...
#**પ્રાપ્ત પેકેટ 2...

#**પેકેટ 9 મોકલી રહ્યું છે...
#**પ્રાપ્ત પેકેટ 3...
#**પેકેટ 10 મોકલી રહ્યું છે...

#**પ્રાપ્ત પેકેટ 4...
#**પ્રાપ્ત પેકેટ 5...
#**પ્રાપ્ત પેકેટ 6...

#**પ્રાપ્ત પેકેટ 7...
#**પ્રાપ્ત પેકેટ 8...
#**પ્રાપ્ત પેકેટ 9...

#**પ્રાપ્ત પેકેટ 10...
#**
#** ટેસ્ટબેન્ચ પૂર્ણ.

#**
#***********************************************

ડિઝાઇનનું સંકલન અને રૂપરેખાંકન Exampલે હાર્ડવેર માં

હાર્ડવેર ડિઝાઇનનું સંકલન કરવા માટે ભૂતપૂર્વample અને તેને તમારા Arria 10 GT ઉપકરણ પર ગોઠવો, આ પગલાં અનુસરો

ખાતરી કરો કે હાર્ડવેર ડિઝાઇન ભૂતપૂર્વampપેઢી પૂર્ણ થઈ ગઈ છે.
Intel Quartus Prime સોફ્ટવેરમાં, Intel Quartus Prime પ્રોજેક્ટ ખોલોample_dir>/hardware_test_design/eth_ex_50g.qpf.

કમ્પાઇલ કરતા પહેલા, ખાતરી કરો કે તમે KDB જવાબમાંથી વર્કઅરાઉન્ડ અમલમાં મૂક્યો છે હું Arria 10 PLL સંદર્ભ ઘડિયાળ માટે PLL કાસ્કેડિંગ અથવા બિન-સમર્પિત ઘડિયાળ પાથના ડરને કેવી રીતે વળતર આપી શકું? જો તમારા સૉફ્ટવેર રિલીઝ માટે સંબંધિત હોય.
પ્રોસેસિંગ મેનૂ પર, સંકલન શરૂ કરો ક્લિક કરો.
તમે SRAM ઑબ્જેક્ટ જનરેટ કરો પછી file .sof, હાર્ડવેર ડિઝાઇન એક્સ પ્રોગ્રામ કરવા માટે આ પગલાં અનુસરોampArria 10 ઉપકરણ પર le:

ટૂલ્સ મેનૂ પર, પ્રોગ્રામર પર ક્લિક કરો.
પ્રોગ્રામરમાં, હાર્ડવેર સેટઅપ પર ક્લિક કરો.
પ્રોગ્રામિંગ ઉપકરણ પસંદ કરો.

તમારા Intel Quartus Prime સેશનમાં 10G રીટાઇમર સાથે Arria 25 GT બોર્ડ પસંદ કરો અને ઉમેરો.
ખાતરી કરો કે મોડ J પર સેટ છેTAG.
Arria 10 ઉપકરણ પસંદ કરો અને ઉપકરણ ઉમેરો ક્લિક કરો. પ્રોગ્રામર તમારા બોર્ડ પરના ઉપકરણો વચ્ચેના જોડાણોનો બ્લોક ડાયાગ્રામ દર્શાવે છે.

તમારા .sof સાથેની પંક્તિમાં, .sof માટે બોક્સને ચેક કરો.
પ્રોગ્રામ/કોન્ફિગર કોલમમાં બોક્સને ચેક કરો.
પ્રારંભ પર ક્લિક કરો

નોંધ: આ ડિઝાઇન ભૂતપૂર્વample Arria 10 GT ઉપકરણને લક્ષ્ય બનાવે છે. આ હાર્ડવેર એક્સને ચલાવવા માટે યોગ્ય પ્લેટફોર્મ વિશે પૂછપરછ કરવા કૃપા કરીને તમારા Intel FPGA પ્રતિનિધિનો સંપર્ક કરોample

સંબંધિત માહિતી

KDB જવાબ: Arria 10 PLL સંદર્ભ ઘડિયાળ માટે PLL કાસ્કેડિંગ અથવા બિન-સમર્પિત ઘડિયાળના પાથ માટે હું કેવી રીતે વળતર આપી શકું?

હાયરાર્કિકલ અને ટીમ-આધારિત ડિઝાઇન માટે વધારાનું સંકલન
પ્રોગ્રામિંગ ઇન્ટેલ FPGA ઉપકરણો

50GbE હાર્ડવેર ડિઝાઇન એક્સનું પરીક્ષણ કરી રહ્યું છેample

તમે 50GbE IP કોર ડિઝાઇનનું કમ્પાઇલ કરો તે પછીample અને તેને તમારા Arria 10 GT ઉપકરણ પર ગોઠવો, તમે IP કોર અને તેના એમ્બેડેડ નેટિવ PHY IP કોર રજિસ્ટરને પ્રોગ્રામ કરવા માટે સિસ્ટમ કન્સોલનો ઉપયોગ કરી શકો છો. સિસ્ટમ કન્સોલ ચાલુ કરવા અને હાર્ડવેર ડિઝાઇનનું પરીક્ષણ કરવા માટે example, આ પગલાં અનુસરો:

હાર્ડવેર ડિઝાઇન પછી ભૂતપૂર્વample એ Arria 10 ઉપકરણ પર ગોઠવેલ છે, Intel Quartus Prime સોફ્ટવેરમાં, Tools મેનુ પર, System Debugging Tools ➤ System Console પર ક્લિક કરો.
Tcl કન્સોલ ફલકમાં, ડાયરેક્ટરી બદલવા માટે cd hwtest ટાઈપ કરોample_dir>/hardware_test_design/hwtest.

J સાથે કનેક્શન ખોલવા માટે source main.tcl ટાઈપ કરોTAG માસ્ટર

તમે નીચેની ડિઝાઇન એક્સ સાથે IP કોરને પ્રોગ્રામ કરી શકો છોample આદેશો

chkphy_status: ઘડિયાળની આવર્તન અને PHY લોક સ્થિતિ દર્શાવે છે.

start_pkt_gen: પેકેટ જનરેટર શરૂ કરે છે.
stop_pkt_gen: પેકેટ જનરેટરને રોકે છે.
લૂપ_ઓન: આંતરિક સીરીયલ લૂપબેક ચાલુ કરે છે

loop_off: આંતરિક સીરીયલ લૂપબેક બંધ કરે છે.
reg_read : પર IP કોર રજિસ્ટર મૂલ્ય પરત કરે છે .
reg_write : લખે છે સરનામે આઇપી કોર રજીસ્ટર પર .

સંબંધિત માહિતી

50GbE ડિઝાઇન Example રજીસ્ટરો પૃષ્ઠ 13 પર હાર્ડવેર ડિઝાઇન માટે નોંધણી નકશો example
સિસ્ટમ કન્સોલ સાથે ડિઝાઇનનું વિશ્લેષણ અને ડિબગીંગ

ડિઝાઇન Exampલે વર્ણન

ડિઝાઇન ભૂતપૂર્વample IEEE 50ba સ્ટાન્ડર્ડ CAUI-802.3 સ્પષ્ટીકરણ સાથે સુસંગત ટ્રાન્સસીવર ઇન્ટરફેસ સાથે 4GbE કોરના કાર્યો દર્શાવે છે. તમે Ex માંથી ડિઝાઇન જનરેટ કરી શકો છોamp50GbE પેરામીટર એડિટરમાં le ડિઝાઇન ટેબ. ડિઝાઇન જનરેટ કરવા માટે ભૂતપૂર્વampતેથી, તમારે તમારા અંતિમ ઉત્પાદનમાં જનરેટ કરવા માગતા હોય તે IP કોર વિવિધતા માટે તમારે પહેલા પરિમાણ મૂલ્યો સેટ કરવી આવશ્યક છે. ડિઝાઇન જનરેટ કરી રહ્યા છીએ ભૂતપૂર્વample IP કોરની નકલ બનાવે છે; ટેસ્ટબેન્ચ અને હાર્ડવેર ડિઝાઇન ભૂતપૂર્વampઆ વિવિધતાનો ઉપયોગ DUT તરીકે કરો. જો તમે તમારા અંતિમ ઉત્પાદનમાં પેરામીટર મૂલ્યો સાથે મેળ કરવા માટે DUT માટે પેરામીટર મૂલ્યો સેટ ન કરો, તો ડિઝાઇન ભૂતપૂર્વampતમે જનરેટ કરો છો તે તમે ઇચ્છો છો તે IP કોર વૈવિધ્યનો ઉપયોગ કરતું નથી.

નોંધ: ટેસ્ટબેન્ચ IP કોરની મૂળભૂત કસોટી દર્શાવે છે. તે સંપૂર્ણ ચકાસણી વાતાવરણ માટે અવેજી બનવાનો હેતુ નથી. તમારે સિમ્યુલેશન અને હાર્ડવેરમાં તમારી પોતાની 50GbE ડિઝાઇનની વધુ વ્યાપક ચકાસણી કરવી આવશ્યક છે.

સંબંધિત માહિતી
Intel Arria® 10 50Gbps ઇથરનેટ IP કોર વપરાશકર્તા માર્ગદર્શિકા

ડિઝાઇન Example વર્તન
ટેસ્ટબેન્ચ આઇપી કોર દ્વારા ટ્રાફિક મોકલે છે, ટ્રાન્સમિટ સાઇડ અને આઇપી કોરની રીસીવ સાઇડનો ઉપયોગ કરે છે. હાર્ડવેર ડિઝાઇનમાં ભૂતપૂર્વample, તમે આંતરિક સીરીયલ લૂપબેક મોડમાં IP કોરને પ્રોગ્રામ કરી શકો છો અને ટ્રાન્સમિટ સાઈડ પર ટ્રાફિક જનરેટ કરી શકો છો જે રીસીવ સાઈડમાંથી લૂપ બેક થાય છે.

ડિઝાઇન Exampલે ઈન્ટરફેસ સિગ્નલો
50GbE ટેસ્ટબેન્ચ સ્વયં-સમાયેલ છે અને તમારે કોઈપણ ઇનપુટ સિગ્નલ ચલાવવાની જરૂર નથી.

કોષ્ટક 4. 50GbE હાર્ડવેર ડિઝાઇન Exampલે ઈન્ટરફેસ સિગ્નલો

સિગ્નલ	દિશા	ટિપ્પણીઓ
clk50	ઇનપુટ	50 MHz પર ડ્રાઇવ કરો. આને બોર્ડ પરના 50 Mhz ઓસિલેટરથી ચલાવવાનો હેતુ છે.
clk_ref	ઇનપુટ	644.53125 MHz પર ડ્રાઇવ કરો.
cpu_resetn	ઇનપુટ	IP કોર રીસેટ કરે છે. સક્રિય નીચું. વૈશ્વિક હાર્ડ રીસેટ csr_reset_n ને IP કોર પર લઈ જાય છે.
*ચાલુ રાખ્યું…*

સિગ્નલ	દિશા	ટિપ્પણીઓ
tx_serial[1:0]	આઉટપુટ	ટ્રાન્સસીવર PHY આઉટપુટ સીરીયલ ડેટા.
rx_serial[1:0]	ઇનપુટ	ટ્રાન્સસીવર PHY ઇનપુટ સીરીયલ ડેટા.
user_led[7:0]	આઉટપુટ	સ્થિતિ સંકેતો. હાર્ડવેર ડિઝાઇન ભૂતપૂર્વample લક્ષ્ય બોર્ડ પર LEDs ચલાવવા માટે આ બિટ્સને જોડે છે. વ્યક્તિગત બિટ્સ નીચેના સિગ્નલ મૂલ્યો અને ઘડિયાળના વર્તનને પ્રતિબિંબિત કરે છે: • [0]: IP કોર પર મુખ્ય રીસેટ સિગ્નલ • [1]: clk_ref નું વિભાજિત સંસ્કરણ • [2]: clk50 નું વિભાજિત સંસ્કરણ • [3]: 100 MHz સ્ટેટસ ક્લોકનું વિભાજિત સંસ્કરણ • [4]: tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

સંબંધિત માહિતી
ઈન્ટરફેસ અને સિગ્નલ વર્ણનો 50GbE IP કોર સિગ્નલો અને તેઓ જે ઈન્ટરફેસ સાથે સંબંધિત છે તેનું વિગતવાર વર્ણન પ્રદાન કરે છે.

50GbE ડિઝાઇન Example રજીસ્ટર

કોષ્ટક 5. 50GbE હાર્ડવેર ડિઝાઇન Example નોંધણી નકશો
હાર્ડવેર ડિઝાઇન એક્સ માટે મેમરી મેપ કરેલ રજીસ્ટર રેન્જની યાદી આપે છેample તમે સિસ્ટમ કન્સોલમાં reg_read અને reg_write વિધેયો સાથે આ રજિસ્ટર્સને ઍક્સેસ કરો છો.

શબ્દ ઓફસેટ	નોંધણી શ્રેણી
0x300–0x5FF	50GbE IP કોર રજિસ્ટર.
0x4000–0x4C00	Arria 10 ગતિશીલ પુનઃરૂપરેખાંકન રજીસ્ટર. રજીસ્ટર આધાર સરનામું લેન 0 માટે 4000x0 અને લેન 0 માટે 4400x1 છે.

સંબંધિત માહિતી

50GbE હાર્ડવેર ડિઝાઇન એક્સનું પરીક્ષણ કરી રહ્યું છેample પૃષ્ઠ 11 પર સિસ્ટમ કન્સોલ IP કોર અને મૂળ PHY રજિસ્ટરને ઍક્સેસ કરવા માટે આદેશ આપે છે.
50GbE કંટ્રોલ અને સ્ટેટસ રજિસ્ટર વર્ણન 50GbE IP કોર રજિસ્ટરનું વર્ણન કરે છે.

દસ્તાવેજ પુનરાવર્તન ઇતિહાસ

કોષ્ટક 6. 50G ઇથરનેટ ડિઝાઇન Exampવપરાશકર્તા માર્ગદર્શિકા પુનરાવર્તન ઇતિહાસ

તારીખ	પ્રકાશન	ફેરફારો
2019.04.03	17.0	Xcelium સિમ્યુલેશન ચલાવવા માટે આદેશ ઉમેર્યો.
2017.11.08	17.0	KDB જવાબમાં લિંક ઉમેરવામાં આવી છે જે IP કોરમાં ATX PLL ના કાસ્કેડિંગને કારણે Intel Arria® 10 ઉપકરણો પર સંભવિત ઝંઝટ માટે ઉકેલ પૂરો પાડે છે. નો સંદર્ભ લો ડિઝાઇન જનરેટ કરી રહ્યા છીએ Example પૃષ્ઠ 7 પર અને સંકલન અને ડિઝાઇનનું રૂપરેખાંકન Exampલે હાર્ડવેર માં પૃષ્ઠ 10 પર. આ ડિઝાઇન ભૂતપૂર્વampલી વપરાશકર્તા માર્ગદર્શિકા પ્રતિબિંબિત કરવા માટે અપડેટ કરવામાં આવી નથી નોંધ: ઇન્ટેલ ક્વાર્ટસ પ્રાઇમમાં ડિઝાઇન જનરેશનમાં નાના ફેરફારો ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર રિલીઝ કરતાં પાછળથી રિલીઝ થાય છે v17.0.
2017.05.08	17.0	પ્રારંભિક જાહેર પ્રકાશન.

દસ્તાવેજો / સંસાધનો

ઇન્ટેલ 50G ઇથરનેટ ડિઝાઇન Example [પીડીએફ] વપરાશકર્તા માર્ગદર્શિકા
50G ઇથરનેટ ડિઝાઇન Example, 50G, Ethernet Design Example, ડિઝાઇન Example

સંદર્ભો

વપરાશકર્તા માર્ગદર્શિકા

ઇન્ટેલ 50G ઇથરનેટ ડિઝાઇન Example

50GbE ક્વિક સ્ટાર્ટ ગાઇડ

ડિઝાઇન Exampલી ડિરેક્ટરી માળખું

સિમ્યુલેશન ડિઝાઇન Exampલે ઘટકો

ડિઝાઇન જનરેટ કરી રહ્યા છીએ Example

50GbE ડિઝાઇન એક્સampલે ટેસ્ટબેન્ચ

ડિઝાઇન Exampલે વર્ણન

50GbE ડિઝાઇન Example રજીસ્ટર

દસ્તાવેજો / સંસાધનો

સંદર્ભો

એક ટિપ્પણી મૂકો

જવાબ રદ કરો