F-Tile DisplayPort FPGA IP Design Example
Stiùireadh Cleachdaiche
F-Tile DisplayPort FPGA IP Design Example
Ùraichte airson Intel® Quartus® Prime Design Suite: 22.2 IP Version: 21.0.1
DisplayPort Intel FPGA IP Design Example Quick Start Guide
Tha na h-innealan leac-F DisplayPort Intel® a’ nochdadh being deuchainn samhlachail agus dealbhadh bathar-cruaidh a bheir taic do chruinneachadh agus deuchainn bathar-cruaidh dealbhadh FPGA IP ex.ampnas lugha airson Intel Agilex™
Tha an DisplayPort Intel FPGA IP a’ tabhann an dealbhadh a leanas examples:
- Lùb air ais co-shìnte DisplayPort SST às aonais modal Pixel Clock Recovery (PCR).
- Lùb co-shìnte DisplayPort SST le eadar-aghaidh bhidio AXIS
Nuair a ghineas tu dealbhadh example, bidh an deasaiche paramadair gu fèin-obrachail a’ cruthachadh an files riatanach airson atharrais, cur ri chèile, agus deuchainn a dhèanamh air dealbhadh ann am bathar-cruaidh.
Figear 1. Leasachadh Stages
Fiosrachadh Co-cheangailte
- Stiùireadh cleachdaiche DisplayPort Intel FPGA IP
- A’ gluasad gu Intel Quartus Prime Pro Edition
Intel Corporation. Còraichean uile glèidhte. Tha Intel, suaicheantas Intel, agus comharran Intel eile nan comharran-malairt aig Intel Corporation no na fo-chompanaidhean aige. Tha Intel airidh air coileanadh a thoraidhean FPGA agus semiconductor gu mion-chomharrachadh gnàthach a rèir barantas àbhaisteach Intel, ach tha e a’ gleidheadh na còrach atharrachaidhean a dhèanamh air toraidhean is seirbheisean sam bith aig àm sam bith gun rabhadh. Chan eil Intel a’ gabhail uallach no uallach sam bith ag èirigh bho bhith a’ cleachdadh no a’ cleachdadh fiosrachadh, toradh no seirbheis sam bith a tha air a mhìneachadh an seo ach a-mhàin mar a chaidh aontachadh gu soilleir ann an sgrìobhadh le Intel. Thathas a’ moladh do luchd-ceannach Intel an dreach as ùire de shònrachaidhean inneal fhaighinn mus cuir iad earbsa ann am fiosrachadh foillsichte sam bith agus mus cuir iad òrdughan airson toraidhean no seirbheisean.
* Faodar ainmean is suaicheantasan eile a thagradh mar sheilbh chàich.
ISO 9001: 2015 clàraichte
1.1. Structar eòlaire
Figear 2. Structar Directory
Clàr 1. Dealbhadh Example Components
| Filltean | Files |
| rtl/bunaiteach | dp_core.ip |
| dp_rx. ip | |
| dp_tx. ip | |
| rtl/rx_phy | dp_gxb_rx/ ((bloc togail DP PMA UX) |
| dp_rx_data_fifo . ip | |
| rx_mullach_phy . sv | |
| rtl/tx_phy | dp_gxb_rx/ ((bloc togail DP PMA UX) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Bathar-cruaidh is bathar-bog riatanasan
Bidh Intel a’ cleachdadh am bathar-cruaidh is am bathar-bog a leanas gus an dealbhadh example:
Bathar-cruaidh
- Kit Leasachaidh I-Sreath Intel Agilex
- DisplayPort Source GPU
- Sinc DisplayPort (Sgrùdadh)
- Cairt nighean Bitec DisplayPort FMC Ath-sgrùdadh 8C
- Càbaill DisplayPort
Bathar-bog
- Intel Quartus® Prìomh
- Geàrr-chunntas * VCS Simulator
1.3. A 'cruthachadh dealbhadh
Cleachd deasaiche paramadair IP DisplayPort Intel FPGA ann am bathar-bog Intel Quartus Prime gus an dealbhadh example.
Figear 3. A 'cruthachadh an t-sruth dealbhaidh
- Tagh Innealan ➤ IP Catalog, agus tagh Intel Agilex F-tile mar an teaghlach inneal targaid.
Thoir an aire: Tha an dealbhadh example dìreach a’ toirt taic do innealan Intel Agilex F-tile. - Anns a’ Chatalog IP, lorg agus cliog dùbailte DisplayPort Intel FPGA IP. Nochdaidh an uinneag Atharrachadh IP ùr.
- Sònraich ainm àrd-ìre airson an atharrachadh IP àbhaisteach agad. Bidh an deasaiche paramadair a’ sàbhaladh na roghainnean atharrachaidh IP ann an a file ainmeachadh .ip.
- Tagh inneal Intel Agilex F-tile anns an raon Inneal, no cùm an taghadh inneal bathar-bog Intel Quartus Prime bunaiteach.
- Cliog air OK. Nochdaidh deasaiche paramadair.
- Dèan rèiteachadh air na crìochan a tha thu ag iarraidh airson TX agus RX.
- Fon dealbhadh Example tab, tagh DisplayPort SST Parallel Loopback Without PCR.
- Tagh Simulation gus am being deuchainn a ghineadh, agus tagh Synthesis gus dealbhadh bathar-cruaidh example. Feumaidh tu co-dhiù aon de na roghainnean sin a thaghadh gus an dealbhadh example files. Ma thaghas tu an dà chuid, bidh an ùine ginealach nas fhaide.
- Airson Kit Leasachaidh Targaid, tagh Kit Leasachaidh SOC Intel Agilex I-Series. Tha seo ag adhbhrachadh gum bi an inneal targaid a chaidh a thaghadh ann an ceum 4 ag atharrachadh gus a bhith co-ionnan ris an inneal air a’ ghoireas leasachaidh. Airson Intel Agilex I-Series SOC Development Kit, is e AGIB027R31B1E2VR0 an inneal bunaiteach.
- Cliog air Generate Example Design.
1.4. A 'samhlachadh an Dealbhadh
Tha an dealbhadh DisplayPort Intel FPGA IP example testbench a’ dèanamh atharrais air dealbhadh lùbach sreathach bho eisimpleir TX gu eisimpleir RX. Bidh modal gineadair pàtran bhidio a-staigh a’ stiùireadh eisimpleir DisplayPort TX agus bidh toradh bhidio eisimpleir RX a ’ceangal ri luchd-dearbhaidh CRC anns a’ bheing deuchainn.
Figear 4. Sruth Simulation Dealbhaidh
- Rach gu pasgan simuladair Synopsys agus tagh VCS.
- Ruith sgriobt atharrais.
Stòr vcs_sim.sh - Bidh an sgriobt a’ coileanadh Quartus TLG, a’ cur ri chèile agus a’ ruith am being deuchainn san t-simuladair.
- Dèan mion-sgrùdadh air an toradh.
Bidh atharrais soirbheachail a’ tighinn gu crìch le coimeas Stòr agus Sink SRC.
1.5. A 'deasachadh agus a' dèanamh deuchainn air an dealbhadh
Figear 5. A 'cur ri chèile agus a' samhlachadh an dealbhadh
Gus deuchainn taisbeanaidh a chuir ri chèile agus a ruith air bathar-cruaidh exampLe dealbhadh, lean na ceumannan seo:
- Dèan cinnteach gu bheil bathar-cruaidh examptha ginealach dealbhaidh coileanta.
- Cuir air bhog am bathar-bog Intel Quartus Prime Pro Edition agus fosgail /quartus/agi_dp_demo.qpf.
- Cliog air Pròiseas ➤ Tòisich cruinneachadh.
- Às deidh cruinneachadh soirbheachail, bidh am bathar-bog Intel Quartus Prime Pro Edition a ’gineadh .sof file anns an eòlaire ainmichte agad.
- Ceangail an ceanglaiche DisplayPort RX air a ’chairt nighean Bitec gu stòr DisplayPort taobh a-muigh, leithid a’ chairt grafaiceachd air PC.
- Ceangail an ceanglaiche DisplayPort TX air a ’chairt nighean Bitec gu inneal sinc DisplayPort, leithid anailisiche bhidio no monitor PC.
- Dèan cinnteach gu bheil a h-uile suidse air a’ bhòrd leasachaidh san t-suidheachadh bunaiteach.
- Dèan rèiteachadh air an inneal Intel Agilex F-Tile taghte air a ’bhòrd leasachaidh a’ cleachdadh an inneal .sof a chaidh a ghineadh file (Innealan ➤ Prògramadair).
- Bidh an inneal sinc DisplayPort a ’taisbeanadh a’ bhidio a chaidh a chruthachadh bhon stòr bhidio.
Fiosrachadh Co-cheangailte
Stiùireadh Cleachdaiche Kit Leasachaidh FPGA Intel Agilex I-Series /
1.5.1. ELF ag ath-nuadhachadh File
Gu gnàthach, tha an ELF file air a chruthachadh nuair a ghineas tu an dealbhadh fiùghantach example.
Ach, ann an cuid de chùisean, feumaidh tu an ELF ath-nuadhachadh file ma dh'atharraicheas tu am bathar-bog file no ath-ghin an dp_core.qsys file. Ag ath-nuadhachadh an dp_core.qsys file ag ùrachadh an .sopcinfo file, a tha ag iarraidh ort an ELF ath-nuadhachadh file.
- Rach gu / bathar-bog agus deasaich an còd ma tha sin riatanach.
- Rach gu /script agus cuir an gnìomh an sgriobt togail a leanas: source build_sw.sh
• Air Windows, lorg agus fosgail Nios II Command Shell. Ann an slige àithne Nios II, rachaibh gu /script agus cuir an gnìomh source build_sw.sh.
Thoir an aire: Gus sgriobt togail a chuir an gnìomh Windows 10, feumaidh an siostam agad Windows Subsystems airson Linux (WSL). Airson tuilleadh fiosrachaidh mu cheumannan stàlaidh WSL, thoir sùil air Leabhar-làimhe Leasaiche Bathar-bog Nios II.
• Air Linux, cuir air bhog an Platform Designer, agus fosgail Innealan ➤ Nios II Command Shell. Ann an slige àithne Nios II, rachaibh gu /script agus cuir an gnìomh source build_sw.sh. - Dèan cinnteach gu bheil .elf file air a ghineadh ann an /bathar-bog/ dp_demo.
- Luchdaich sìos an .elf a chaidh a chruthachadh file a-steach don FPGA gun a bhith ag ath-chruinneachadh an .sof file le bhith a 'ruith an sgriobt a leanas: nios2-download /software/dp_demo/*.elf
- Brùth am putan ath-shuidheachadh air bòrd FPGA airson am bathar-bog ùr a thoirt gu buil.
1.6. DisplayPort Intel FPGA IP Design Example Parameters
Clàr 2. DisplayPort Intel FPGA IP Design Example cuingealachadh QSF airson inneal Intel Agilex Ftile
| Cuingealachadh QSF |
Tuairisgeul |
| set_global_assignment -name VERILOG_MACRO “__DISPLAYPORT_support__=1” |
Bho Quartus 22.2 air adhart, tha feum air a ’chuingealachadh QSF seo gus leigeil le DisplayPort àbhaisteach SRC (Riaghladair Ath-shuidheachadh Bog) sruthadh |
Clàr 3. DisplayPort Intel FPGA IP Design Example Parameters airson inneal Intel Agilex F-tile
| Paramadair | Luach | Tuairisgeul |
| Dealbhadh ri fhaighinn Example | ||
| Tagh Dealbhadh | •Chan eil • DisplayPort SST Parallel Loopback às aonais PCR • DisplayPort SST Parallel Loopback le eadar-aghaidh bhidio AXIS |
Tagh an dealbhadh example bhi air a ghineadh. • Chan eil gin: Gun dealbhadh example ri fhaighinn airson an taghadh paramadair gnàthach. • DisplayPort SST Co-shìnte Loopback às aonais PCR: Tha an dealbhadh seo example a’ nochdadh lùb co-shìnte bho sinc DisplayPort gu stòr DisplayPort às aonais modal Pixel Clock Recovery (PCR) nuair a thionndaidheas tu air am paramadair Enable Video Input Image Port. • DisplayPort SST Co-shìnte Loopback le eadar-aghaidh bhidio AXIS: Tha an dealbhadh seo example a’ nochdadh lùb air ais co-shìnte bho sinc DisplayPort gu stòr DisplayPort le eadar-aghaidh bhidio AXIS nuair a tha Enable Active Video Data Protocols air a shuidheachadh gu AXIS-VVP Làn. |
| Dealbhadh Example Files | ||
| Samhlachadh | Air, Off | Tionndaidh air an roghainn seo gus na tha riatanach a chruthachadh files airson a’ bheing deuchainn atharrais. |
| Synthesis | Air, Off | Tionndaidh air an roghainn seo gus na tha riatanach a chruthachadh files airson cruinneachadh Intel Quartus Prime agus dealbhadh bathar-cruaidh. |
| Cruth HDL air a chruthachadh | ||
| Gineadh File Cruth | Verilog, VHDL | Tagh an cruth HDL as fheàrr leat airson an dealbhadh gineadh example fileseata. Nota: Chan eil an roghainn seo ach a’ dearbhadh an cruth airson an IP àrd-ìre a chaidh a chruthachadh files. A h-uile eile files (m.e. example testbenches agus àrd-ìre files airson taisbeanadh bathar-cruaidh) ann an cruth Verilog HDL. |
| Kit Leasachaidh Targaid | ||
| Bòrd Taghaidh | • Gun Kit Leasachaidh •I-Sreath Intel Agilex Kit Leasachaidh |
Tagh am bòrd airson an dealbhadh cuimsichte example. |
| Paramadair | Luach | Tuairisgeul |
| • Gun Kit Leasachaidh: Chan eil an roghainn seo a’ gabhail a-steach a h-uile taobh bathar-cruaidh airson an dealbhadh example. Bidh an cridhe P a’ suidheachadh a h-uile sònrachadh prìne gu prìneachan brìgheil. •Intel Agilex I-Series FPGA Development Kit: Bidh an roghainn seo gu fèin-obrachail a’ taghadh inneal targaid a’ phròiseict gus a bhith co-ionnan ris an inneal air a’ ghoireas leasachaidh seo. Faodaidh tu an inneal targaid atharrachadh le bhith a’ cleachdadh am paramadair Atharraich Inneal Targaid ma tha caochladh inneal eadar-dhealaichte aig an ath-sgrùdadh bùird agad. Bidh an cridhe IP a’ suidheachadh a h-uile sònrachadh prìne a rèir an uidheamachd leasachaidh. Nota: Dealbhadh tòiseachaidh exampchan eil le air a dhearbhadh gu gnìomh air bathar-cruaidh anns an naidheachd Quartus seo. • Pasgan Leasachaidh Cusbainn: Tha an roghainn seo a' ceadachadh dealbhadh example bhith air a dhearbhadh air pasgan leasachaidh treas-phàrtaidh le Intel FPGA. Is dòcha gum feum thu na sònrachaidhean prìne a shuidheachadh leat fhèin. |
||
| Inneal Targaid | ||
| Atharraich inneal targaid | Air, Off | Tionndaidh air an roghainn seo agus tagh an caochladh inneal as fheàrr leat airson an uidheamachd leasachaidh. |
Dealbhadh Co-shìnte Loopback Examples
Tha an dealbhadh DisplayPort Intel FPGA IP examples a’ nochdadh lùb co-shìnte bho eisimpleir DisplayPort RX gu eisimpleir DisplayPort TX às aonais modal Pixel Clock Recovery (PCR).
Clàr 4. DisplayPort Intel FPGA IP Design Example airson inneal Intel Agilex F-tile
| Dealbhadh Example | Ainmeachadh | Ìre dàta | Modh Sianal | Seòrsa loopback |
| lùb co-shìnte DisplayPort SST às aonais PCR | Taisbeanadh Port SST | RBR, HRB, HRB2, HBR3 | Simplex | Co-shìnte gun PCR |
| Lùb co-shìnte DisplayPort SST le eadar-aghaidh bhidio AXIS | Taisbeanadh Port SST | RBR, HRB, HRB2, HBR3 | Simplex | Co-shìnte ri eadar-aghaidh bhidio AXIS |
2.1. Dealbhadh Intel Agilex F-tile DisplayPort SST Co-shìnte Loopback Feartan
Tha an dealbhadh loopback co-shìnte SST examples a’ taisbeanadh sgaoileadh aon shruth bhidio bho sinc DisplayPort gu stòr DisplayPort.
Intel Corporation. Còraichean uile glèidhte. Tha Intel, suaicheantas Intel, agus comharran Intel eile nan comharran-malairt aig Intel Corporation no na fo-chompanaidhean aige. Tha Intel airidh air coileanadh a thoraidhean FPGA agus semiconductor a rèir mion-chomharrachadh gnàthach a rèir barantas àbhaisteach Intel, ach tha e a’ gleidheadh na còrach atharrachaidhean a dhèanamh air toraidhean agus seirbheisean sam bith aig àm sam bith gun rabhadh. Chan eil Intel a’ gabhail uallach no uallach sam bith ag èirigh bho bhith a’ cleachdadh no a’ cleachdadh fiosrachadh, toradh no seirbheis sam bith a tha air a mhìneachadh an seo ach a-mhàin mar a chaidh aontachadh gu soilleir ann an sgrìobhadh le Intel. Thathas a’ moladh do luchd-ceannach Intel an dreach as ùire de shònrachaidhean inneal fhaighinn mus cuir iad earbsa ann am fiosrachadh foillsichte sam bith agus mus cuir iad òrdughan airson toraidhean no seirbheisean. * Faodar ainmean is suaicheantasan eile a thagradh mar sheilbh chàich.
ISO 9001: 2015 clàraichte
Figear 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback gun PCR
- San tionndadh seo, tha paramadair an tùs DisplayPort, TX_SUPPORT_IM_ENABLE, air a thionndadh air agus tha an eadar-aghaidh ìomhaigh bhidio air a chleachdadh.
- Bidh an sinc DisplayPort a’ faighinn sruthadh bhidio is claisneachd bho stòr bhidio taobh a-muigh leithid GPU agus ga dhì-chòdachadh gu eadar-aghaidh bhidio co-shìnte.
- Bidh toradh bhidio sinc DisplayPort gu dìreach a’ stiùireadh eadar-aghaidh bhidio stòr DisplayPort agus a ’còdachadh gu prìomh cheangal DisplayPort mus tèid a chuir chun monitor.
- Bidh an IOPLL a’ draibheadh an dà chuid an sinc DisplayPort agus na gleocaichean bhidio stòr aig tricead stèidhichte.
- Ma tha DisplayPort a’ dol fodha agus paramadair MAX_LINK_RATE an tùs air a rèiteachadh gu HBR3 agus PIXELS_PER_CLOCK air a rèiteachadh airson Quad, ruithidh an gleoc bhidio aig 300 MHz gus taic a thoirt do ìre piogsail 8Kp30 (1188/4 = 297 MHz).
Figear 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback le AXIS Video Eadar-aghaidh
- Anns an tionndadh seo, am paramadair stòr agus sinc DisplayPort, tagh AXIS-VVP LÀN ann an CUNNTAS GNÌOMHACHAIS PROTOCOLS DATA BHIDIO gus eadar-aghaidh dàta bhidio Axis a chomasachadh.
- Bidh an sinc DisplayPort a’ faighinn sruthadh bhidio is claisneachd bho stòr bhidio taobh a-muigh leithid GPU agus ga dhì-chòdachadh gu eadar-aghaidh bhidio co-shìnte.
- Bidh an DisplayPort Sink ag atharrachadh sruth dàta bhidio gu dàta bhidio axis agus a’ stiùireadh eadar-aghaidh dàta bhidio axis stòr DisplayPort tro VVP Video Frame Buffer. Bidh DisplayPort Source ag atharrachadh dàta bhidio axis gu prìomh cheangal DisplayPort mus tèid a chuir chun monitor.
- Anns an dreach dealbhaidh seo, tha trì prìomh chlocaichean bhidio, is iad sin rx/tx_axi4s_clk, rx_vid_clk, agus tx_vid_clk. Bidh axi4s_clk a’ ruith aig 300 MHz airson an dà mhodal AXIS ann an Stòr agus Sink. rx_vid_clk a’ ruith loidhne-phìoban DP Sink Video aig 300 MHz (gus taic a thoirt do rùn sam bith suas gu 8Kp30 4PIPs), fhad ‘s a bhios tx_vid_clk a’ ruith loidhne-phìoban DP Source Video aig fìor tricead Pixel Clock (air a roinn le PIPn).
- Bidh an dreach dealbhaidh fèin-ghluasadach seo a’ rèiteachadh tricead tx_vid_clk tro phrògramadh I2C gu SI5391B OSC air bòrd nuair a lorgas an dealbhadh tionndadh san rùn.
- Chan eil an caochladh dealbhaidh seo a’ nochdadh ach àireamh shuidhichte de rùintean mar a tha ro-mhìnichte ann am bathar-bog DisplayPort, is iad sin:
- 720p60, RGB
- 1080p60, RGB
- 4K30, RGB
- 4K60, RGB
2.2. Sgeama Clocaidh
Tha an sgeama gleoc a’ nochdadh na raointean gleoc ann an dealbhadh DisplayPort Intel FPGA IP example.
Figear 8. Sgeama clocadh Intel Agilex F-tile DisplayPort Transceiver
Clàr 5. Comharran Sgeama Clocaidh
| Cloc ann an diagram |
Tuairisgeul |
| SysPLL refclk | Cloc iomraidh F-tile System PLL a dh’ fhaodas a bhith na tricead gleoc sam bith a ghabhas sgaradh le System PLL airson an tricead toraidh sin. Anns an dealbhadh seo example, system_pll_clk_link agus rx/tx refclk_link a’ roinn an aon refclk 150 MHz SysPLL. |
| Cloc ann an diagram | Tuairisgeul |
| Feumaidh e a bhith na ghleoc ruith an-asgaidh a tha ceangailte bho phrìne gleoc iomraidh transceiver sònraichte gu port cloc cuir a-steach Iomradh agus System PLL Clocks IP, mus ceangail e am port toraidh co-fhreagarrach ri DisplayPort Phy Top. Nota: Airson an dealbhadh seo example, rèiteachadh Rianadair Cloc GUI Si5391A OUT6 gu 150 MHz. |
|
| siostam pll clk ceangal | Is e an tricead toraidh System PLL as ìsle gus taic a thoirt don ìre DisplayPort gu lèir 320 MHz. Tha an dealbhadh seo exampBidh le a’ cleachdadh tricead toraidh 900 MHz (as àirde) gus an urrainnear SysPLL refclk a cho-roinn le rx / tx refclk_link a tha 150 MHz. |
| rx_cdr_refclk_link / tx_pll_refclk_link | Rx CDR agus Tx PLL Link refclk a shocraich gu 150 MHz gus taic a thoirt do gach ìre dàta DisplayPort. |
| rx_ls_clkout / tx_ls_clkout | Cloc astar ceangail DisplayPort gu gleoc DisplayPort IP cridhe. Tricead co-ionann ri Ìre Dàta air a roinn le leud dàta co-shìnte. Example: Tricead = ìre dàta / leud dàta = 8.1G (HBR3) / 40 buillean = 202.5 MHz |
2.3. Samhlachadh Testbench
Bidh am being deuchainn atharrais a’ dèanamh atharrais air an lùb sreathach DisplayPort TX gu RX.
Figear 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram
Clàr 6. Co-phàirtean Testbench
| Comh-phàirt | Tuairisgeul |
| Gineadair Pàtran Bhidio | Bidh an gineadair seo a’ toirt a-mach pàtrain bàr dath as urrainn dhut a rèiteachadh. Faodaidh tu an t-àm cruth bhidio a pharamadair. |
| Smachd Testbench | Bidh am bloc seo a’ cumail smachd air sreath deuchainn an atharrais agus a’ gineadh na comharran brosnachaidh riatanach gu cridhe TX. Bidh bloc smachd being deuchainn cuideachd a’ leughadh luach CRC bhon dà stòr agus bhon sinc gus coimeas a dhèanamh. |
| Dearbhadair tricead gleoc astar RX Link | Bidh an dearbhadair seo a’ dearbhadh a bheil tricead gleoc RX transceiver air fhaighinn air ais a rèir an ìre dàta a tha thu ag iarraidh. |
| Dearbhadair tricead gleoc astar TX Link | Bidh an neach-dearbhaidh seo a’ dearbhadh a bheil tricead gleoc an transceiver TX air fhaighinn air ais a rèir an ìre dàta a tha thu ag iarraidh. |
Bidh am being deuchainn atharrais a’ dèanamh na dearbhaidhean a leanas:
Clàr 7 . Dearbhaidhean Testbench
| Slatan-tomhais deuchainn |
Dearbhadh |
| • Trèanadh ceangail aig Ìre Dàta HBR3 • Leugh na clàran DPCD gus dèanamh cinnteach a bheil an Inbhe DP a’ suidheachadh agus a’ tomhas an dà chuid tricead TX agus RX Link Speed. |
A ’toirt a-steach inneal sgrùdaidh tricead gus astar ceangail a thomhas toradh tricead cloc bhon transceiver TX agus RX. |
| • Run pàtran bhidio bho TX gu RX. • Dearbhaich an CRC airson an dà chuid an tùs agus an sinc gus dèanamh cinnteach a bheil iad co-ionnan |
• A’ ceangal gineadair pàtrain bhidio ris an Stòr DisplayPort gus am pàtran bhidio a ghineadh. • Bidh smachd Testbench an ath rud a’ leughadh an dà chuid Stòr agus Sink CRC bho chlàran DPTX agus DPRX agus a’ dèanamh coimeas gus dèanamh cinnteach gu bheil an dà luach CRC co-ionann. Nota: Gus dèanamh cinnteach gu bheil CRC air a thomhas, feumaidh tu am paramadair fèin-ghluasaid deuchainn Taic CTS a chomasachadh. |
Eachdraidh ath-sgrùdadh sgrìobhainnean airson F-Tile DisplayPort Intel FPGA IP Design Example Stiùireadh Cleachdaiche
| Tionndadh Sgrìobhainn | Intel Quartus Prìomh Tionndadh | Tionndadh IP | Atharrachaidhean |
| 2022.09.02 | 22. | 20.0.1 | • Tiotal na sgrìobhainn air atharrachadh bho DisplayPort Intel Agilex F-Tile FPGA IP Design Example Stiùireadh Cleachdaiche air F-Tile DisplayPort Intel FPGA IP Design Example Stiùireadh Cleachdaiche. • Dèan comas air AXIS Video Design Example caochladh. • Chaidh dealbhadh Ìre Statach a thoirt air falbh agus chaidh Multi Rate Design Ex a chuir na àiteample. •Thug sinn air falbh an nota anns an DisplayPort Intel FPGA IP Design Example Quick Start Guide a tha ag ràdh nach eil dreach bathar-bog Intel Quartus Prime 21.4 a’ toirt taic ach do Preliminary Design Examples. •Chuir am figear ceart an àite an Structar Leabhar-seòlaidh. •Chuir sinn earrann ris ag ath-nuadhachadh ELF File fo Cruinneachadh agus Deuchainn an Dealbhadh. •Dh'ùraich sinn an roinn Bathar-cruaidh is Bathar-bog gus bathar-cruaidh a bharrachd a ghabhail a-steach riatanasan. |
| 2021.12.13 | 21. | 20.0.0 | Sgaoileadh tùsail. |
Intel Corporation. Còraichean uile glèidhte. Tha Intel, suaicheantas Intel, agus comharran Intel eile nan comharran-malairt aig Intel Corporation no na fo-chompanaidhean aige. Tha Intel airidh air coileanadh a thoraidhean FPGA agus semiconductor gu mion-chomharrachadh gnàthach a rèir barantas àbhaisteach Intel, ach tha e a’ gleidheadh na còrach atharrachaidhean a dhèanamh air toraidhean is seirbheisean sam bith aig àm sam bith gun rabhadh. Chan eil Intel a’ gabhail uallach no uallach sam bith ag èirigh bho bhith a’ cleachdadh no a’ cleachdadh fiosrachadh, toradh no seirbheis sam bith a tha air a mhìneachadh an seo ach a-mhàin mar a chaidh aontachadh gu soilleir ann an sgrìobhadh le Intel. Thathas a’ moladh do luchd-ceannach Intel an dreach as ùire de shònrachaidhean inneal fhaighinn mus cuir iad earbsa ann am fiosrachadh foillsichte sam bith agus mus cuir iad òrdughan airson toraidhean no seirbheisean.
* Faodar ainmean is suaicheantasan eile a thagradh mar sheilbh chàich.
ISO 9001: 2015 clàraichte
Tionndadh air-loidhne
Cuir fios air ais
UG-20347
Àireamh a' Chlàir: 709308
Tionndadh: 2022.09.02
Sgrìobhainnean/Goireasan
 |
Intel F-Tile DisplayPort FPGA IP Design Example [pdfStiùireadh Cleachdaiche F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308 |
