F-Tile Interlaken Intel FPGA IP Design Example

Stiùireadh tòiseachaidh luath

Tha cridhe F-Tile Interlaken Intel® FPGA IP a’ toirt seachad being deuchainn atharrais. Dealbhadh bathar-cruaidh exampBidh le a bheir taic do cho-chruinneachadh agus deuchainn bathar-cruaidh ri fhaighinn ann am bathar-bog Intel Quartus® Prime Pro Edition dreach 21.4. Nuair a ghineas tu an dealbhadh example, bidh an deasaiche paramadair gu fèin-obrachail a’ cruthachadh an files riatanach gus an dealbhadh a shamhlachadh, a chur ri chèile agus fheuchainn.
Tha am being deuchainn agus dealbhadh example a’ toirt taic do mhodh NRZ agus PAM4 airson innealan F-tile. Bidh cridhe F-Tile Interlaken Intel FPGA IP a ’gineadh dealbhadh examples airson na cothlamadh taic a leanas de àireamh shlighean agus ìrean dàta.

Measgachadh le taic IP de dh’ àireamh nan loidhnichean agus ìrean dàta
Tha na cothlamadh a leanas a’ faighinn taic ann am bathar-bog Intel Quartus Prime Pro Edition dreach 21.3. Gheibh a h-uile cothlamadh eile taic ann an dreach san àm ri teachd den Intel Quartus Prime Pro Edition.

Àireamh nan Lannan	Ìre Caolshràid (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	Tha	–	Tha	Tha	–
6	–	–	–	Tha	Tha
8	–	–	Tha	Tha	–
10	–	–	Tha	Tha	–
12	–	Tha	Tha	Tha	–

Figear 1.Development Steps for the Design Example

Thoir an aire: Bidh cruinneachadh agus deuchainn bathar-cruaidh ri fhaighinn ann am bathar-bog Intel Quartus Prime Pro Edition dreach 21.4.
Dealbhadh cridhe F-Tile Interlaken Intel FPGA IP example a’ toirt taic do na feartan a leanas:

• Modh lùb sreathach TX gu RX a-staigh
• Bidh e gu fèin-ghluasadach a’ gineadh pacaidean meud stèidhichte
• Comasan sgrùdaidh pacaid bunaiteach
• Comas System Console a chleachdadh gus an dealbhadh ath-shuidheachadh airson adhbhar ath-dheuchainn

Figear 2.High-ìre Block Diagram

Fiosrachadh Co-cheangailte

• Iùl Cleachdaiche IP F-Tile Interlaken Intel FPGA IP
• Notaichean fuasglaidh IP F-Tile Interlaken Intel FPGA

Bathar-cruaidh is bathar-bog riatanasan

Gus deuchainn a dhèanamh air an exampLe dealbhadh, cleachd am bathar-cruaidh is bathar-bog a leanas:

• Tionndadh bathar-bog Intel Quartus Prime Pro Edition 21.3
• Console siostam
• Simulator le taic:
  • Synopsys* VCS*
  • Geàrr-chunntas VCS MX
  • Siemens* EDA ModelSim* SE no Questa*

Thoir an aire:  Taic bathar-cruaidh airson dealbhadh example ri fhaighinn ann am bathar-bog Intel Quartus Prime Pro Edition dreach 21.4.

A 'cruthachadh dealbhadh

Figear 3. Modh-obrach

Lean na ceumannan seo gus an dealbhadh example agus testbench:

1. Ann am bathar-bog Intel Quartus Prime Pro Edition, cliog File ➤ Draoidh Pròiseact Ùr gus pròiseact ùr Intel Quartus Prime a chruthachadh, no cliog File ➤ Pròiseact Fosgailte gus pròiseact Intel Quartus Prime a th’ ann mar-thà fhosgladh. Bidh an draoidh gad bhrosnachadh gus inneal a shònrachadh.
2. Sònraich teaghlach an uidheim Agilex agus tagh inneal le F-Tile airson do dhealbhadh.
3. Anns a’ Chatalog IP, lorg agus cliog dùbailte F-Tile Interlaken Intel FPGA IP. Nochdaidh an uinneag New IP Variant.
4. Sònraich ainm àrd-ìre airson an atharrachadh IP àbhaisteach agad. Bidh an deasaiche paramadair a’ sàbhaladh na roghainnean atharrachaidh IP ann an a file ainmeachadh .ip.
5. Cliog air OK. Nochdaidh deasaiche paramadair.

Figear 4. Example Design Tab

6. Air an taba IP, sònraich na crìochan airson an eadar-dhealachadh bunaiteach IP agad.
7. Air an t-Eisample Design tab, tagh an roghainn Simulation gus am being deuchainn a ghineadh.
Nota: Tha an roghainn synthesis airson bathar-cruaidh example dealbhadh, a bhios ri fhaighinn ann am bathar-bog Intel Quartus Prime Pro Edition dreach 21.4.
8. Airson Generated HDL Cruth, an dà chuid Verilog agus VHDL roghainn a tha ri fhaotainn.
9. Cliog Generate Example Design. Tha an Tagh Example Design Directory nochdaidh uinneag.
10. Ma tha thu airson an dealbhadh atharrachadh example slighe eòlaire no ainm bho na roghainnean bunaiteach a tha air an taisbeanadh (ilk_f_0_example_design), brobhsadh chun t-slighe ùr agus sgrìobh an dealbhadh ùr example ainm an eòlaire.
11. Cliog air OK.

Thoir an aire: Anns an dealbhadh F-Tile Interlaken Intel FPGA IP example, tha SystemPLL air a ghluasad gu fèin-ghluasadach, agus ceangailte ri cridhe F-Tile Interlaken Intel FPGA IP. Tha slighe rangachd SystemPLL ann an dealbhadh example is:

example_design.test_env_inst.test_dut.dut.pll

Tha an SystemPLL ann an dealbhadh example a’ roinn an aon ghleoc iomraidh 156.26 MHz ris an Transceiver.

Structar Directory

Bidh cridhe F-Tile Interlaken Intel FPGA IP a ’gineadh na leanas files airson an dealbhadh example:
Figear 5. Structar Directory

Clàr 2 . Dealbhadh bathar-cruaidh example File Tuairisgeulan
iad seo filetha iad anns anample_installation_dir>/ilk_f_0_example_design eòlaire.

File Ainmean	Tuairisgeul
example_dealbhadh.qpf	Pròiseact Intel Quartus Prime file.
example_dealbhadh.qsf	Suidhichidhean pròiseact Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Synopsys Cuingealachadh Dealbhadh file. Faodaidh tu lethbhreac a dhèanamh agus atharrachadh airson do dhealbhadh fhèin.
sysconsole_testbench.tcl	Prìomh file airson faighinn gu System Console

Thoir an aire: Taic bathar-cruaidh airson dealbhadh example ri fhaighinn ann am bathar-bog Intel Quartus Prime Pro Edition dreach 21.4.

Clàr 3. Testbench File Tuairisgeul

Seo file tha anns anample_installation_dir>/ilk_f_0_example_design/example_design/rtl eòlaire.

File Ainm	Tuairisgeul
mullach_tb.sv	Balla deuchainn àrd-ìre file.

Clàr 4. Testbench Sgriobtaichean

iad seo filetha iad anns anample_installation_dir>/ilk_f_0_example_design/example_design/testbench eòlaire

File Ainm	Tuairisgeul
ruith_vcs.sh	An sgriobt Synopsys VCS gus am being deuchainn a ruith.
ruith_vcsmx.sh	An sgriobt Synopsys VCS MX gus am being deuchainn a ruith.
run_mentor.tcl	An sgriobt Siemens EDA ModelSim SE no Questa gus am being deuchainn a ruith.

A’ dèanamh atharrais air Design Example Testbench

Figear 6. Modh-obrach

Lean na ceumannan seo gus atharrais air a’ bheing deuchainn:

1. Aig an àithne gu sgiobalta, atharraich gu eòlaire samhlachaidh testbench. Tha an t-slighe eòlaireample_installation_dir>/example_design/ testbench.
2. Ruith an sgriobt atharrais airson an simuladair le taic de do roghainn. Bidh an sgriobt a’ cur ri chèile agus a’ ruith a’ beinge deuchainn san t-simuladair. Bu chòir don sgriobt agad dèanamh cinnteach gu bheil na cunntasan SOP agus EOP a’ maidseadh às deidh an atharrais a bhith deiseil.

Clàr 5. Ceumannan gu Run Simulation

Simulator	Stiùiridhean
VCS	Anns an loidhne-àithne, dèan seòrsa:   sh run_vcs.sh
VCS MX	Anns an loidhne-àithne, dèan seòrsa:   sh run_vcsmx.sh
ModelSim SE no Questa	Anns an loidhne-àithne, dèan seòrsa:   vsim - dèan run_mentor.tcl Mas fheàrr leat atharrais gun a bhith a’ toirt suas an ModelSim GUI, dèan seòrsa:   vsim -c - dèan run_mentor.tcl

3. Dèan mion-sgrùdadh air na toraidhean. Bidh atharrais soirbheachail a’ cur agus a’ faighinn phasganan, agus a’ taisbeanadh “Test PASSED”.

An being deuchainn airson dealbhadh exampBidh Le a’ coileanadh nan gnìomhan a leanas:

• A’ tòiseachadh cridhe F-Tile Interlaken Intel FPGA IP.
• Clò-bhuail inbhe PHY.
• A’ sgrùdadh sioncronadh metaframe (SYNC_LOCK) agus crìochan facal (bloc) (WORD_LOCK).
• A’ feitheamh ri slighean fa-leth a bhith glaiste agus co-thaobhadh.
• A 'tòiseachadh a' sgaoileadh pacaidean.
• A’ sgrùdadh staitistig pacaid:
  • CRC24 mearachdan
  • SOPan
  • EOPs

Tha na leanas sample toradh a’ nochdadh ruith deuchainn atharrais soirbheachail:

A 'cur ri chèile an Design Example

1. Dèan cinnteach gu bheil an t-examptha ginealach dealbhaidh coileanta.
2. Ann am bathar-bog Intel Quartus Prime Pro Edition, fosgail am pròiseact Intel Quartus Primeample_installation_dir>/example_design.qpf>.
3. Air a 'chlàr-taice Pròiseas, briog air Start Compilation.

Dealbhadh Example Tuairisgeul

Tha an dealbhadh example a’ nochdadh comasan cridhe Interlaken IP.

Dealbhadh Example Components

Tha an t-example dealbhadh a’ ceangal gleocaichean iomraidh siostam agus PLL agus co-phàirtean dealbhaidh a tha a dhìth. Tha an t-example design a’ rèiteachadh a’ chridhe IP ann am modh loopback a-staigh agus a’ gineadh pacaidean air eadar-aghaidh gluasad dàta neach-cleachdaidh IP core TX. Bidh an cridhe IP a ’cur na pacaidean sin air an t-slighe lùb a-staigh tron ​​​​transceiver.
Às deidh don ghlacadair bunaiteach IP na pacaidean fhaighinn air an t-slighe loopback, bidh e a ’giullachd nam pacaidean Interlaken agus gan sgaoileadh air eadar-aghaidh gluasad dàta neach-cleachdaidh RX. Tha an t-example dealbhadh a’ dèanamh cinnteach gu bheil na pacaidean a fhuair agus a chaidh a chraoladh a’ maidseadh.
Tha an dealbhadh F-Tile Interlaken Intel IP example a 'toirt a-steach na co-phàirtean a leanas:

1. F-Tile Interlaken Intel FPGA IP cridhe
2. Gineadair pacaid agus inneal sgrùdaidh pacaid
3. Iomradh F-Tile agus Cloc System PLL Intel FPGA IP core

Comharran eadar-aghaidh

Clàr 6. Dealbhadh Example Comharran Eadar-aghaidh

Ainm Port	Stiùir	Leud (Bits)	Tuairisgeul
mgmt_clk	Cuir a-steach	1	Cuir a-steach cloc siostam. Feumaidh tricead cloc a bhith 100 MHz.
pll_ref_clk	Cuir a-steach	1	Cloc iomraidh transceiver. A’ stiùireadh an RX CDR PLL.
rx_pin	Cuir a-steach	Àireamh de shlighean	Pin dàta neach-gabhail SERDES.
tx_pin	Toradh	Àireamh de shlighean	Tar-chuir prìne dàta SERDES.
rx_pin_n(1)	Cuir a-steach	Àireamh de shlighean	Pin dàta neach-gabhail SERDES.
tx_pin_n(1)	Toradh	Àireamh de shlighean	Tar-chuir prìne dàta SERDES.
mac_clk_pll_ref	Cuir a-steach	1	Feumaidh an comharra seo a bhith air a stiùireadh le PLL agus feumaidh e an aon stòr cloc a chleachdadh a bhios a’ draibheadh ​​​​pll_ref_clk. Chan eil an comharra seo ri fhaighinn ach ann an atharrachaidhean inneal modh PAM4.
usr_pb_ath-shuidheachadh_n	Cuir a-steach	1	Ath-shuidheachadh siostaim.

(1) Ri fhaighinn ann an tionndaidhean PAM4 a-mhàin.

Intel Corporation. Còraichean uile glèidhte. Tha Intel, suaicheantas Intel, agus comharran Intel eile nan comharran-malairt aig Intel Corporation no na fo-chompanaidhean aige. Tha Intel airidh air coileanadh a thoraidhean FPGA agus semiconductor gu mion-chomharrachadh gnàthach a rèir barantas àbhaisteach Intel, ach tha e a’ gleidheadh ​​​​na còrach atharrachaidhean a dhèanamh air toraidhean is seirbheisean sam bith aig àm sam bith gun rabhadh. Chan eil Intel a’ gabhail uallach no uallach sam bith ag èirigh bho bhith a’ cleachdadh no a’ cleachdadh fiosrachadh, toradh no seirbheis sam bith a tha air a mhìneachadh an seo ach a-mhàin mar a chaidh aontachadh gu soilleir ann an sgrìobhadh le Intel. Thathas a’ moladh do luchd-ceannach Intel an dreach as ùire de shònrachaidhean inneal fhaighinn mus cuir iad earbsa ann am fiosrachadh foillsichte sam bith agus mus cuir iad òrdughan airson toraidhean no seirbheisean.
* Faodar ainmean is suaicheantasan eile a thagradh mar sheilbh chàich.

Mapa clàraidh

Thoir an aire:

• Dealbhadh Example clàradh seòladh a’ tòiseachadh le 0x20 ** fhad ‘s a bhios prìomh sheòladh clàr IP Interlaken a’ tòiseachadh le 0x10 **.
• Bidh seòladh clàr PHY leac-F a’ tòiseachadh le 0x30 ** fhad ‘s a tha seòladh clàraidh F-tile FEC a’ tòiseachadh le 0x40 **. Chan eil clàr FEC ri fhaighinn ach ann am modh PAM4.
• Còd ruigsinneachd: RO - Leugh a-mhàin, agus RW - Leugh / Sgrìobh.
• Bidh consol an t-siostaim a’ leughadh an dealbhadh example bhith a’ clàradh agus ag aithris air inbhe na deuchainn air an sgrion.

Clàr 7. Dealbhadh Example Clàr Mapa

Offset	Ainm	Ruigsinneachd	Tuairisgeul
8h00	Glèidhte
8h01	Glèidhte
8h02	Ath-shuidheachadh siostam PLL	RO	Tha na pìosan a leanas a’ comharrachadh iarrtas ath-shuidheachadh siostam PLL agus luach a chomasachadh: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8h03	Sreath RX air a cho-thaobhadh	RO	A’ nochdadh co-thaobhadh an t-sreath RX.
8h04	WORD glaiste	RO	[NUM_LANES–1:0] - Comharrachadh crìochan facal (bacadh).
8h05	Sioncronadh glaiste	RO	[NUM_LANES–1:0] - Sioncronadh metaframe.
8'h06 - 8'h09	Cunntas mearachd CRC32	RO	A’ nochdadh an àireamh mhearachdan CRC32.
8'h0a	Cunntas mearachd CRC24	RO	A’ nochdadh an àireamh mhearachdan CRC24.
8'h0B	Comharra thar-shruth/fo-shruth	RO	Tha na pìosan a leanas a’ nochdadh: • Bit [3] – comharra fo-shruth TX • Bit [2] – comharra thar-shruth TX • Bit [1] – comharra thar-shruth RX
8'h0C	Cunntas SOP	RO	A’ nochdadh an àireamh de SOP.
8'h0d	Cunntas EOP	RO	A’ nochdadh an àireamh de EOP
8'h0E	Cunntas mearachd	RO	A’ nochdadh an àireamh de mhearachdan a leanas: • A' call co-thaobhadh an t-sreatha • Facal smachd mì-laghail • Pàtran frèam mì-laghail • Comharra SOP no EOP a dhìth
8'h0F	send_data_mm_clk	RW	Sgrìobh 1 gu bit [0] gus an comharra gineadair a chomasachadh.
8h10	Mearachd neach-sgrùdaidh		A’ nochdadh mearachd an neach-dearbhaidh. (Mearachd dàta SOP, mearachd àireamh seanail, agus mearachd dàta PLD)
8h11	Glasadh siostam PLL	RO	Tha Bit [0] a’ comharrachadh comharra glasaidh PLL.
8h14	Cunntas TX SOP	RO	A’ nochdadh an àireamh de SOP a chruthaich gineadair a’ phacaid.
8h15	Cunntas TX EOP	RO	A’ nochdadh an àireamh de EOP a ghineadh gineadair a’ phacaid.
8h16	Pasgan leantainneach	RW	Sgrìobh 1 gu bit [0] gus am pasgan leantainneach a chomasachadh.
a’ leantainn…

Offset	Ainm	Ruigsinneachd	Tuairisgeul
8h39	Cunntas mearachd ECC	RO	A’ nochdadh àireamh mhearachdan ECC.
8h40	Ceartaich ECC àireamh mhearachdan	RO	A’ nochdadh an àireamh de mhearachdan ECC a chaidh a cheartachadh.
8h50	leac_tx_rst_n	WO	Ath-shuidheachadh leacag gu SRC airson TX.
8h51	leac_rx_rst_n	WO	Ath-shuidheachadh leacag gu SRC airson RX.
8h52	leac_tx_rst_ack_n	RO	Ath-shuidheachadh leacag aideachadh bho SRC airson TX.
8h53	leac_rx_rst_ack_n	RO	Ath-shuidheachadh leacag aideachadh bho SRC airson RX.

Ath-shuidhich

Ann an cridhe F-Tile Interlaken Intel FPGA IP, bidh thu a’ tòiseachadh an ath-shuidheachadh (reset_n = 0) agus a’ cumail gus an till an cridhe IP aithne ath-shuidheachadh (reset_ack_n = 0). Às deidh an ath-shuidheachadh a thoirt air falbh (reset_n = 1), tillidh an t-ath-shuidheachadh chun a staid tùsail
(ath-shuidheachadh_ack_n=1). Ann an dealbhadh example, bidh clàr rst_ack_sticky a’ cumail an ath-shuidheachadh aithneachaidh agus an uairsin a’ toirt air falbh an ath-shuidheachadh (reset_n=1). Faodaidh tu dòighean eile a chleachdadh a fhreagras air na feumalachdan dealbhaidh agad.

Cudromach: Ann an suidheachadh sam bith far a bheil feum air an lùb sreathach a-staigh, feumaidh tu TX agus RX den leac-F a leigeil ma sgaoil air leth ann an òrdugh sònraichte. Thoir sùil air sgriobt consol an t-siostaim airson tuilleadh fiosrachaidh.

Figear 7.Reset Sequence ann am Modh NRZ

Figear 8.Reset Seicheamh ann am modh PAM4

F-Tile Interlaken Intel FPGA IP Design Example Tasglann Stiùireadh Luchd-cleachdaidh

Mura h-eil dreach bunaiteach IP air a liostadh, tha an stiùireadh cleachdaiche airson an dreach bunaiteach IP a’ buntainn.

Intel Quartus Prìomh Tionndadh	Tionndadh Core IP	Stiùireadh Cleachdaiche
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP Design Example Stiùireadh Cleachdaiche

Eachdraidh ath-sgrùdadh sgrìobhainnean airson F-Tile Interlaken Intel FPGA IP Design Example Stiùireadh Cleachdaiche

Tionndadh Sgrìobhainn	Intel Quartus Prìomh Tionndadh	Tionndadh IP	Atharrachaidhean
2021.10.04	21.3	3.0.0	• Taic a bharrachd airson cothlamadh reataichean sreath ùr. Airson tuilleadh fiosrachaidh, thoir sùil air Clàr: Cothlamaidhean le taic IP de àireamh nan loidhnichean agus an ìre dàta. • Ùraich an liosta simuladair le taic san roinn: Bathar-cruaidh is bathar-bog riatanasan. • Chaidh clàran ath-shuidheachadh ùra a chur ris san earrann: Mapa clàraidh.
2021.06.21	21.2	2.0.0	Sgaoileadh tùsail.

Sgrìobhainnean/Goireasan

Intel F-Tile Interlaken Intel FPGA IP Design Example [pdfStiùireadh Cleachdaiche F-Tile Interlaken Intel FPGA IP Design Example, F-Tile, Interlaken Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example, Design Example

Iomraidhean

• Leabhar-làimhe cleachdaiche