Intel® FPGA P-Tile Avalon ®
IP sruthadh airson PCI Express *
Dealbhadh Example Stiùireadh Cleachdaiche
Air ùrachadh airson Intel®
Quartus® Prime Design Suite: 21.3
Tionndadh IP: 6.0.0
Stiùireadh Cleachdaiche
Dealbhadh Example Tuairisgeul
1.1. Tuairisgeul gnìomh airson an dealbhadh cuir a-steach / toradh prògramaichte (PIO) Example
Tha an dealbhadh PIO example bhith a’ coileanadh gluasadan cuimhne bho phròiseasar aoigheachd gu inneal targaid. Anns an example, bidh am pròiseasar aoigheachd ag iarraidh aon-dword MemRd agus emWr
TLPs.
Tha an dealbhadh PIO exampBidh le gu fèin-ghluasadach a’ cruthachadh an files riatanach gus atharrais agus cur ri chèile ann am bathar-bog Intel Prime. Tha an dealbhadh example a’ còmhdach raon farsaing de pharamadairean. Ach, chan eil e a’ còmhdach a h-uile paramadair a dh’ fhaodadh a bhith aig an P-Tile Hard IP airson PCIe.
Tha an dealbhadh seo example a 'toirt a-steach na co-phàirtean a leanas:
- An tionndadh P-Tile Avalon Streaming Hard IP Endpoint (DUT) a chaidh a chruthachadh leis na paramadairean a shònraich thu. Bidh am pàirt seo a’ stiùireadh dàta TLP a gheibhear chun tagradh PIO
- Bidh am pàirt Iarrtas PIO (APPS), a nì an eadar-theangachadh riatanach eadar na PCI Express TLPn agus Avalon-MM sìmplidh a’ sgrìobhadh agus a’ leughadh chun chuimhne onchip.
- Co-phàirt cuimhne air-chip (MEM). Airson an dealbhadh 1 × 16 example, tha a’ chuimhne air-chip air a dhèanamh suas de aon bhloc cuimhne 16 KB. Airson an dealbhadh 2 × 8 example, tha dà bhloca cuimhne 16 KB anns a’ chuimhne air-chip.
- Ath-shuidheachadh IP Release: Bidh an IP seo a 'cumail a' chuairt smachd ann an ath-shuidheachadh gus am bi an inneal air a dhol a-steach gu modh cleachdaiche gu tur. Tha am FPGA a’ dearbhadh toradh INIT_DONE gus comharrachadh gu bheil an inneal ann am modh cleachdaiche. Bidh an IP Reset Release a’ gineadh dreach inverted den chomharra INIT_DONE a-staigh gus an toradh nINIT_DONE a chruthachadh as urrainn dhut a chleachdadh airson do dhealbhadh. Às deidh nINIT_DONE ag ràdh (ìosal), tha a h-uile loidsig ann am modh cleachdaiche agus ag obair gu h-àbhaisteach. Faodaidh tu an comharra nINIT_DONE a chleachdadh ann an aon de na dòighean a leanas:
- Gus ath-shuidheachadh taobh a-muigh no a-staigh a ghlasadh.
- Gus an cuir a-steach ath-shuidheachadh don transceiver agus I/O PLLs.
- Gus comas sgrìobhaidh blocaichean dealbhaidh leithid blocaichean cuimhne freumhaichte, inneal stàite, agus clàran gluasad a gheatadh.
- Gus draibheadh gu sioncronaich clàr ath-shuidheachadh puirt cuir a-steach nad dhealbhadh.
Bidh am being deuchainn atharrais a’ toirt air falbh dealbhadh PIO example agus Root Port BFM gus eadar-aghaidh leis an targaid Endpoint.
Intel Corporation. Còraichean uile glèidhte. Tha Intel, suaicheantas Intel, agus comharran Intel eile nan comharran-malairt aig Intel Corporation no na fo-chompanaidhean aige. Tha Intel airidh air coileanadh a thoraidhean FPGA agus semiconductor a rèir mion-chomharrachadh gnàthach a rèir barantas àbhaisteach Intel, ach tha e a’ gleidheadh na còrach atharrachaidhean a dhèanamh air toraidhean agus seirbheisean sam bith aig àm sam bith gun rabhadh. Chan eil Intel a’ gabhail uallach no uallach sam bith ag èirigh bho bhith a’ cleachdadh no a’ cleachdadh fiosrachadh, toradh no seirbheis sam bith a tha air a mhìneachadh an seo ach a-mhàin mar a chaidh aontachadh gu soilleir ann an sgrìobhadh le Intel. Thathas a’ moladh do luchd-ceannach Intel an dreach as ùire de shònrachaidhean inneal fhaighinn mus cuir iad earbsa ann am fiosrachadh foillsichte sam bith agus mus cuir iad òrdughan airson toraidhean no seirbheisean. * Faodar ainmean is suaicheantasan eile a thagradh mar sheilbh chàich.
ISO 9001: 2015 clàraichte
Figear 1. Diagram bloca airson an dealbhaiche àrd-ùrlar PIO 1 × 16 Design Example Simulation Testbench
Figear 2. Diagram bloca airson an dealbhaiche àrd-ùrlar PIO 2 × 8 Design Example Simulation Testbench
Bidh am prògram deuchainn a’ sgrìobhadh agus a’ leughadh dàta air ais bhon aon àite sa chuimhne air-chip. Bidh e a’ dèanamh coimeas eadar an dàta a chaidh a leughadh agus an toradh ris a bheil dùil. Tha an deuchainn ag aithris, “Sguir atharrais air sgàth crìochnachadh soirbheachail” mura tachair mearachdan. An Avalon P-Tile
Dealbhadh sruthadh example a’ toirt taic do na rèiteachaidhean a leanas:
- Gen4 x16 Endpoint
- Gen3 x16 Endpoint
- Gen4 x8x8 Endpoint
- Gen3 x8x8 Endpoint
Thoir an aire: Am being deuchainn atharrais airson dealbhadh PCIe x8x8 PIO example air a rèiteachadh airson aon cheangal PCIe x8 ged a tha an dealbhadh fhèin a’ cur an gnìomh dà cheangal PCIe x8.
Thoir an aire: Tha an dealbhadh seo example dìreach a’ toirt taic do na roghainnean bunaiteach ann an Deasaiche Paramadair an P-tile Avalon Streaming IP airson PCI Express.
Figear 3. Clàr-innse siostam dealbhaidh àrd-ùrlair airson sruthadh P-Tile Avalon PCI Express 1 × 16 PIO Design Example
Bidh an Dealbhaiche Àrd-ùrlar a’ gineadh an dealbhadh seo airson suas ri tionndaidhean Gen4 x16.
Figear 4. Clàr-innse siostam dealbhaidh àrd-ùrlair airson sruthadh P-Tile Avalon PCI Express 2 × 8 PIO Design Example
Bidh an Dealbhaiche Àrd-ùrlar a’ gineadh an dealbhadh seo airson suas ri tionndaidhean Gen4 x8x8.
1.2. Tuairisgeul Gnìomh airson an Singilte Root Virtualization I/O (SR-IOV) Design Example
Tha an dealbhadh SR-IOV example bhith a’ coileanadh gluasadan cuimhne bho phròiseasar aoigheachd gu inneal targaid. Bidh e a’ toirt taic do suas ri dà PF agus 32 VF gach PF.
Tha an dealbhadh SR-IOV exampBidh le gu fèin-ghluasadach a’ cruthachadh an files riatanach gus atharrais agus cur ri chèile ann am bathar-bog Intel Quartus Prime. Faodaidh tu an dealbhadh cruinnichte a luchdachadh sìos gu
Kit Leasachaidh Intel Stratix® 10 DX no Kit Leasachaidh Intel Agilex ™.
Tha an dealbhadh seo example a 'toirt a-steach na co-phàirtean a leanas:
- An tionndadh Endpoint IP P-Tile Avalon Streaming (Avalon-ST) a chaidh a chruthachadh (DUT) leis na paramadairean a shònraich thu. Bidh am pàirt seo a’ stiùireadh an dàta TLP a gheibhear chun tagradh SR-IOV.
- Bidh am pàirt Iarrtas SR-IOV (APPS), a nì an eadar-theangachadh riatanach eadar na PCI Express TLPn agus Avalon-ST sìmplidh a’ sgrìobhadh agus a’ leughadh chun chuimhne air-chip. Airson co-phàirt SR-IOV APPS, cruthaichidh cuimhne a leugh TLP crìochnachadh le dàta.
- Airson dealbhadh SR-IOV example dà PF agus 32 VFs gach PF, tha 66 àite cuimhne ann a tha an dealbhadh roimhe seo.ampis urrainn dhomh faighinn a-steach. Gheibh an dà PF cothrom air dà àite cuimhne, agus gheibh na 64 VFs (2 x 32) cothrom air 64 àite cuimhne.
- Ath-shuidheachadh IP foillseachaidh.
Bidh am being deuchainn atharrais a’ toirt a-steach dealbhadh SR-IOV example agus Root Port BFM gus eadar-aghaidh leis an targaid Endpoint.
Figear 5. Diagram bloca airson an dealbhaiche àrd-ùrlar SR-IOV 1 × 16 Design Example Simulation Testbench
Figear 6. Diagram bloca airson an dealbhaiche àrd-ùrlar SR-IOV 2 × 8 Design Example Simulation Testbench
Bidh am prògram deuchainn a’ sgrìobhadh agus a’ leughadh dàta air ais bhon aon àite sa chuimhne air-chip thairis air 2 PF agus 32 VFs gach PF. Bidh e a’ dèanamh coimeas eadar an dàta a chaidh a leughadh ris an dùil
toradh. Tha an deuchainn ag aithris, “Sguir atharrais air sgàth crìochnachadh soirbheachail” mura tachair mearachdan.
Tha an dealbhadh SR-IOV example a’ toirt taic do na rèiteachaidhean a leanas:
- Gen4 x16 Endpoint
- Gen3 x16 Endpoint
- Gen4 x8x8 Endpoint
- Gen3 x8x8 Endpoint
Figear 7. Clàr-innse siostam dealbhaidh àrd-ùrlair airson P-Tile Avalon-ST le SR-IOV airson PCI Express 1 × 16 Design Example
Figear 8. Clàr-innse siostam dealbhaidh àrd-ùrlair airson P-Tile Avalon-ST le SR-IOV airson PCI Express 2 × 8 Design Example
Stiùireadh tòiseachaidh luath
A’ cleachdadh bathar-bog Intel Quartus Prime, faodaidh tu dealbhadh I/O (PIO) prògramaichte a ghineadh example airson an Intel FPGA P-Tile Avalon-ST Hard IP airson cridhe PCI Express * IP. Tha an dealbhadh a chaidh a chruthachadh example a’ nochdadh nam paramadairean a shònraich thu. Tha am PIO example a’ gluasad dàta bho phròiseasar aoigheachd gu inneal targaid. Tha e iomchaidh airson tagraidhean leud-bann ìosal. Tha an dealbhadh seo exampBidh le gu fèin-ghluasadach a’ cruthachadh an files riatanach gus atharrais agus cur ri chèile ann am bathar-bog Intel Quartus Prime. Faodaidh tu an dealbhadh cruinnichte a luchdachadh sìos chun Bhòrd Leasachaidh FPGA agad. Gus luchdachadh sìos gu bathar-cruaidh àbhaisteach, ùraich na roghainnean Intel Quartus Prime File (.qsf) leis na sònrachaidhean prìne ceart . Figear 9. Ceumannan Leasachaidh airson an Dealbhadh Example
Intel Corporation. Còraichean uile glèidhte. Tha Intel, suaicheantas Intel, agus comharran Intel eile nan comharran-malairt aig Intel Corporation no na fo-chompanaidhean aige. Tha Intel airidh air coileanadh a thoraidhean FPGA agus semiconductor a rèir mion-chomharrachadh gnàthach a rèir barantas àbhaisteach Intel, ach tha e a’ gleidheadh na còrach atharrachaidhean a dhèanamh air toraidhean agus seirbheisean sam bith aig àm sam bith gun rabhadh. Chan eil Intel a’ gabhail uallach no uallach sam bith ag èirigh bho bhith a’ cleachdadh no a’ cleachdadh fiosrachadh, toradh no seirbheis sam bith a tha air a mhìneachadh an seo ach a-mhàin mar a chaidh aontachadh gu soilleir ann an sgrìobhadh le Intel. Thathas a’ moladh do luchd-ceannach Intel an dreach as ùire de shònrachaidhean inneal fhaighinn mus cuir iad earbsa ann am fiosrachadh foillsichte sam bith agus mus cuir iad òrdughan airson toraidhean no seirbheisean. * Faodar ainmean is suaicheantasan eile a thagradh mar sheilbh chàich.
ISO 9001: 2015 clàraichte
2.1. Structar eòlaire
Figear 10. Structar Eòlaire airson an Dealbhadh Gineadh Example
2.2. A 'cruthachadh an Design Example
Figear 11. Modh-obrach
- Ann am bathar-bog Intel Quartus Prime Pro Edition, cruthaich pròiseact ùr (File ➤ Draoidh Pròiseact Ùr).
- Sònraich an t-eòlaire, an t-ainm, agus an eintiteas àrd-ìre.
- Airson Seòrsa Pròiseact, gabh ris an luach bunaiteach, Pròiseact falamh. Cliog Air adhart .
- Airson Add Files cliog An ath-.
- Airson Roghainnean Teaghlaich, Inneal & Bùird fo Teaghlach, tagh Intel Agilex no Intel Stratix 10.
- Ma thagh thu Intel Stratix 10 anns a 'cheum mu dheireadh, tagh Stratix 10 DX anns a' chlàr tarraing sìos inneal.
- Tagh an inneal targaid airson do dhealbhadh.
- Cliog Crìochnaich.
- Anns an Catalog IP lorg agus cuir ris an Intel P-Tile Avalon-ST Hard IP airson PCI Express.
- Anns a’ bhogsa deasbaid New IP Variant, sònraich ainm airson an IP agad. Cliog Cruthaich.
- Air na tabaichean Roghainnean Àrd-ìre agus Roghainnean PCIe *, sònraich na crìochan airson an atharrachadh IP agad. Ma tha thu a’ cleachdadh an dealbhadh SR-IOV example, dèan na ceumannan a leanas gus SR-IOV a chomasachadh:
a. Air an inneal PCIe * tab fon tab PCIe * PCI Express / PCI Comasan, thoir sùil air a’ bhogsa Dèan comas air ioma gnìomh corporra.
b. Air taba PCIe * Multifunction agus SR-IOV System Settings, thoir sùil air a’ bhogsa Dèan comas air taic SR-IOV agus sònraich an àireamh de PFn agus VFn. Airson rèiteachadh x8, thoir sùil air na bogsaichean Dèan comas air iomadh gnìomh corporra agus Dèan comas air taic SR-IOV airson tabaichean PCIe0 agus PCIe1.
c. Air an taba PCIe * MSI-X fon tab PCIe * PCI Express / PCI Capabilities, thoir comas don fheart MSI-X mar a dh’ fheumar.
d. Air taba Clàran Seòladh Bunait PCIe *, comas a thoirt do BAR0 airson an dà chuid PF agus VF.
e. Chan eil taic ri roghainnean paramadair eile airson an dealbhadh seo example. - Air an Example Designs tab, dèan na taghaidhean a leanas:
a. Airson Example Dealbhadh Files, tionndaidh air na roghainnean Simulation and Synthesis.
Mura h-eil feum agad air na atharrais no na synthesis sin files, le bhith a’ fàgail na roghainn(ean) co-fhreagarrach air an tionndadh dheth, lùghdaichidh sin gu mòr an t-seannample dealbhadh ùine ginealach.
b. Airson cruth HDL Generated, chan eil ach Verilog ri fhaighinn san fhoillseachadh gnàthach.
c. Airson Kit Leasachaidh Targaid, tagh an dàrna cuid Kit Leasachaidh Intel Stratix 10 DX P-Tile ES1 FPGA, an Intel Stratix 10 DX P-Tile Production FPGA Kit Leasachaidh no an Intel Agilex F-Series P-Tile ES0 FPGA Kit Leasachaidh.
13. Tagh Generate Example Dealbhadh gus dealbhadh a chruthachadh example gun urrainn dhut atharrais agus luchdachadh sìos gu bathar-cruaidh. Ma thaghas tu aon de na bùird leasachaidh P-Tile, bidh an inneal air a 'bhòrd sin a' sgrìobhadh thairis air an inneal a chaidh a thaghadh roimhe ann am pròiseact Intel Quartus Prime ma tha na h-innealan eadar-dhealaichte. Nuair a dh’ iarras am brosnachadh ort an eòlaire a shònrachadh airson an t-seann neach agadample dealbhadh, faodaidh tu gabhail ris an eòlaire bunaiteach, ./intel_pcie_ptile_ast_0_example_design, no tagh eòlaire eile.
Figear 12. Example Designs Tab
- Cliog Crìochnaich. Faodaidh tu do .ip a shàbhaladh file nuair a thèid a bhrosnachadh, ach chan eil feum air a bhith comasach air an exampdealbhadh.
- Fosgail an example pròiseact dealbhaidh.
- Cuir ri chèile an t-example dealbhadh pròiseact gus an .sof a ghineadh file airson an example dealbhadh. Seo file is e sin a luchdaich thu sìos gu bòrd gus dearbhadh bathar-cruaidh a dhèanamh.
- Dùin an t-seann duine agadample pròiseact dealbhaidh.
Thoir an aire nach urrainn dhut na cuibhreannan prìne PCIe atharrachadh ann am pròiseact Intel Quartus Prime. Ach, gus slighe PCB a dhèanamh nas fhasa, faodaidh tu advan a ghabhailtage de na feartan tionndadh loidhne agus tionndadh polarity le taic bhon IP seo.
2.3. A’ dèanamh atharrais air Design Example
Tha an suidheachadh atharrais a’ toirt a-steach cleachdadh Modail Gnìomh Bus Port Port (BFM) gus an P-tile Avalon Streaming IP a chleachdadh airson PCIe (DUT) mar a chithear anns na leanas
figear.
Figear 13. Dealbhadh PIO Example Simulation Testbench
Airson tuilleadh fiosrachaidh mun bheing deuchainn agus na modalan a th’ ann, thoir sùil air Testbench air duilleag 15.
Tha an diagram sruthadh a leanas a’ sealltainn na ceumannan gus an dealbhadh example:
Figear 14. Modh-obrach
- Atharraich gu eòlaire atharrais testbench, / pcie_ed_tb/pcie_ed_tb/sim/ /simuladair.
- Ruith an sgriobt atharrais airson an simuladair as fheàrr leat. Thoir sùil air a’ chlàr gu h-ìosal.
- Dèan mion-sgrùdadh air na toraidhean.
Thoir an aire: Chan eil P-Tile a’ toirt taic do shamhlaidhean PIPE co-shìnte.
Clàr 1 . Ceumannan gus Simulation a ruith
| Simulator | Eòlaire-obrach | Stiùiridhean |
| ModelSim * SE, Siemens * EDA QuestaSim * - Intel FPGA Edition | <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/ | 1. Cuir a-steach vsim (le bhith a’ taipeadh vsim, a bheir suas uinneag tòcan far an urrainn dhut na h-òrdughan a leanas a ruith). 2. dèan msim_setup.tcl Nota: Air neo, an àite Ceumannan 1 agus 2 a dhèanamh, faodaidh tu: vsim -c -do msim_setup.tcl. 3. ld_debug 4. ruith -all 5. Bidh atharrais soirbheachail a’ tighinn gu crìch leis an teachdaireachd a leanas, “Sguir atharrais air sgàth crìochnachadh soirbheachail!” |
| VCS* | <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs | 1. Seòrsa sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=” USER_DEFINED_ELAB_OPTIONS=” -xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=” |
| a’ leantainn… | ||
| Simulator | Eòlaire-obrach | Stiùiridhean |
| Nota: Is e òrdugh aon-loidhne a th’ anns an àithne gu h-àrd. 2. Bidh atharrais soirbheachail a’ tighinn gu crìch leis an teachdaireachd a leanas, “Sguir atharrais air sgàth crìochnachadh soirbheachail!” Nota: Gus atharrais a ruith ann am modh eadar-ghnìomhach, cleachd na ceumannan a leanas: (ma chruthaich thu simv a ghabhas coileanadh ann am modh neo-eadar-ghnìomhach mu thràth, sguab às an simv agus simv.diadir) 1. Fosgail an vcs_setup.sh file agus cuir roghainn deasbaid ris an àithne VCS: vcs -debug_access + r 2. Cuir ri chèile an dealbhadh example: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=” - xlrm\ uniq_prior_final” SKIP_SIM=1 3. Tòisich an atharrais ann am modh eadar-ghnìomhach: simv -gui & |
Bidh an testbench seo ag atharrais suas ri tionndadh Gen4 x16.
Tha an atharrais ag aithris, “Sguir atharrais air sgàth crìochnachadh soirbheachail” mura tachair mearachdan.
2.3.1. being deuchainn
Bidh an testbench a’ cleachdadh modal draibhear deuchainn, altpcietb_bfm_rp_gen4_x16.sv, gus na gnothaichean rèiteachaidh agus cuimhne a thòiseachadh. Aig toiseach tòiseachaidh, bidh am modal draibhear deuchainn a’ taisbeanadh fiosrachadh bho na clàran Root Port agus Endpoint Configuration Space, gus an urrainn dhut co-cheangal a dhèanamh ris na paramadairean a shònraich thu a ’cleachdadh an Deasaiche Parameter.
Tha an t-example dealbhadh agus testbench air an gineadh gu dinamach stèidhichte air an rèiteachadh a thaghas tu airson an P-Tile IP airson PCIe. Bidh an testbench a’ cleachdadh nam paramadairean a shònraicheas tu anns an Deasaiche Parameter ann an Intel Quartus Prime. Bidh am being deuchainn seo ag atharrais suas ri ceangal × 16 PCI Express a’ cleachdadh an eadar-aghaidh sreathach PCI Express. Leigidh dealbhadh testbench le barrachd air aon cheangal PCI Express a bhith air a shamhlachadh aig aon àm. Tha an àireamh a leanas a’ nochdadh ìre àrd view den dealbhadh PIO example.
Figear 15. Dealbhadh PIO Example Simulation Testbench
Bidh an ìre as àirde den being deuchainn a’ toirt air falbh na prìomh mhodalan a leanas:
- altpcietb_bfm_rp_gen4x16.sv —Is e seo am Port Root PCIe BFM.
// Slighe leabhar-seòlaidh
/intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim - pcie_ed_dut.ip: Seo an dealbhadh Endpoint leis na paramadairean a shònraicheas tu.
// Slighe leabhar-seòlaidh
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed - pcie_ed_pio0.ip: Tha am modal seo na thargaid agus na neach-tòiseachaidh air gnothaichean airson dealbhadh PIO example.
// Slighe leabhar-seòlaidh
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed - pcie_ed_sriov0.ip: Tha am modal seo na thargaid agus na neach-tòiseachaidh air gnothaichean airson dealbhadh SR-IOV example.
// Slighe leabhar-seòlaidh
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
Figear 16. Dealbhadh SR-IOV Example Simulation Testbench
A bharrachd air an sin, tha cleachdaidhean aig a ’bheing deuchainn a bhios a’ coileanadh nan gnìomhan a leanas:
- A’ gineadh a’ ghleoc iomraidh airson an Endpoint aig an tricead a tha a dhìth.
- A 'toirt seachad ath-shuidheachadh PCI Express aig toiseach tòiseachaidh.
Airson tuilleadh fiosrachaidh mun Root Port BFM, thoir sùil air a ’chaibideil TestBench de IP sruthadh Intel FPGA P-Tile Avalon airson Stiùireadh Cleachdaiche PCI Express.
Fiosrachadh Co-cheangailte
IP sruthadh Intel FPGA P-Tile Avalon airson Stiùireadh Cleachdaiche PCI Express
2.3.1.1. Modal deuchainn driver
Bidh am modal draibhear deuchainn, intel_pcie_ptile_tbed_hwtcl.v, a’ toirt a’ phrìomh ìre BFM, altpcietb_bfm_top_rp.v.
Bidh am BFM àrd-ìre a’ crìochnachadh nan gnìomhan a leanas:
- Stàladh an draibhear agus sùil a chumail air.
- A’ tòiseachadh am Root Port BFM.
- Tòisichidh an eadar-aghaidh sreathach.
Bidh am modal rèiteachaidh, altpcietb_g3bfm_configure.v, a’ coileanadh nan gnìomhan a leanas:
- A 'rèiteachadh agus a' sònrachadh na BARan.
- A’ rèiteachadh am Port Root agus Endpoint.
- A’ taisbeanadh suidheachaidhean farsaing Configuration Space, BAR, MSI, MSI-X, agus AER.
2.3.1.2. Dealbhadh PIO Example Testbench
Tha an dealbh gu h-ìosal a’ sealltainn dealbhadh PIO example rangachd dealbhaidh atharrais. Tha na deuchainnean airson dealbhadh PIO example air am mìneachadh leis a’ pharamadair apps_type_hwtcl air a shuidheachadh gu
3. Tha na deuchainnean a tha air an ruith fon luach paramadair seo air am mìneachadh ann an ebfm_cfg_rp_ep_rootport, find_mem_bar agus downstream_loop.
Figear 17. Dealbhadh PIO Example Rangachd Dealbhadh Simulation
Bidh an testbench a’ tòiseachadh le trèanadh ceangail agus an uairsin a’ faighinn cothrom air àite rèiteachaidh an IP airson àireamhachd. Gnìomh ris an canar downstream_loop (air a mhìneachadh anns an Root Port
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) an uairsin a’ dèanamh an deuchainn ceangail PCIe. Tha an deuchainn seo air a dhèanamh suas de na ceumannan a leanas:
- Cuir a-mach àithne sgrìobhadh cuimhne gus aon dword de dhàta a sgrìobhadh a-steach don chuimhne air-chip air cùl an Endpoint.
- Cuir a-mach àithne leughaidh cuimhne gus dàta a leughadh air ais bhon chuimhne air-chip.
- Dèan coimeas eadar an dàta leughaidh agus an dàta sgrìobhaidh. Ma tha iad a’ maidseadh, bidh an deuchainn a’ cunntadh seo mar Pass.
- Dèan a-rithist Ceumannan 1, 2 agus 3 airson 10 tursan.
Bidh a’ chiad sgrìobhadh cuimhne a’ tachairt timcheall air 219 sinn. Tha e air a leantainn le cuimhne air a leughadh aig eadar-aghaidh Avalon-ST RX den P-tile Hard IP airson PCIe. Bidh an TLP Crìochnachaidh a’ nochdadh goirid às deidh an iarrtas leughaidh cuimhne aig eadar-aghaidh Avalon-ST TX.
2.3.1.3. Dealbhadh SR-IOV Example Testbench
Tha an dealbh gu h-ìosal a’ sealltainn dealbhadh SR-IOV example rangachd dealbhaidh atharrais. Tha na deuchainnean airson dealbhadh SR-IOV example bhith air an coileanadh leis an obair ris an canar criov_test,
a tha air a mhìneachadh ann an altpcietb_bfm_cfbp.sv.
Figear 18. Dealbhadh SR-IOV Example Rangachd Dealbhadh Simulation
Bidh being deuchainn SR-IOV a’ toirt taic do suas ri dà ghnìomh corporra (PFn) agus 32 Gnìomh Mas-fhìor (VFn) gach PF.
Bidh an testbench a’ tòiseachadh le trèanadh ceangail agus an uairsin a’ faighinn cothrom air àite rèiteachaidh an IP airson àireamhachd. Às deidh sin, bidh e a 'coileanadh nan ceumannan a leanas:
- Cuir iarrtas sgrìobhadh cuimhne gu PF agus an uairsin iarrtas le leughadh cuimhne gus an aon dàta a leughadh air ais airson coimeas. Ma tha an dàta leughaidh a rèir an dàta sgrìobhaidh, tha e
pas. Tha an deuchainn seo air a dhèanamh leis a’ ghnìomh ris an canar my_test (air a mhìneachadh ann an altpcietb_bfm_cfbp.v). Bidh an deuchainn seo air ath-aithris dà uair airson gach PF. - Cuir iarrtas sgrìobhadh cuimhne gu VF agus an uairsin iarrtas le leughadh cuimhne gus an aon dàta a leughadh air ais airson coimeas. Ma tha an dàta leughaidh a rèir an dàta sgrìobhaidh, tha e
pas. Tha an deuchainn seo air a dhèanamh leis a’ ghnìomh ris an canar cfbp_target_test (air a mhìneachadh ann an altpcietb_bfm_cfbp.v). Bidh an deuchainn seo air ath-aithris airson gach VF.
Bidh a’ chiad sgrìobhadh cuimhne a’ tachairt timcheall air 263 sinne. Tha e air a leantainn le cuimhne air a leughadh aig eadar-aghaidh Avalon-ST RX de PF0 den P-tile Hard IP airson PCIe. Bidh an TLP Crìochnachaidh a’ nochdadh goirid às deidh an iarrtas leughaidh cuimhne aig eadar-aghaidh Avalon-ST TX.
2.4. A 'cur ri chèile an Design Example
- Seòl gu / intel_pcie_ptile_ast_0_example_design/ agus fosgail pcie_ed.qpf.
- Ma thaghas tu aon den dà phasgan leasachaidh a leanas, tha na roghainnean co-cheangailte ri VID air an gabhail a-steach san .qsf file den dealbhadh a chaidh a chruthachadh example, agus chan fheum thu an cur ris le làimh. Thoir an aire gu bheil na roghainnean sin sònraichte don bhòrd.
• Uidheam leasachaidh Intel Stratix 10 DX P-Tile ES1 FPGA
• Uidheam leasachaidh FPGA Intel Stratix 10 DX P-Tile Production
• Uidheam leasachaidh Intel Agilex F-Series P-Tile ES0 FPGA - Air a 'chlàr-taice Pròiseas, tagh Start Compilation.
2.5. A stàladh an linux kernel driver
Mus urrainn dhut an dealbhadh example ann am bathar-cruaidh, feumaidh tu an kernel Linux a stàladh
dràibhear. Faodaidh tu an dràibhear seo a chleachdadh gus na deuchainnean a leanas a dhèanamh:
• Deuchainn ceangail PCIe a nì 100 a 'sgrìobhadh agus a' leughadh
• Àite cuimhne DWORD
a’ leughadh agus a’ sgrìobhadh
• Configuration Space Bidh DWORD a’ leughadh agus a’ sgrìobhadh
(1)
A bharrachd air an sin, faodaidh tu an draibhear a chleachdadh gus luach nam paramadairean a leanas atharrachadh:
• Am BAR ga chleachdadh
• An inneal a chaidh a thaghadh (le bhith a 'sònrachadh na h-àireamhan bus, inneal agus gnìomh (BDF) airson
an inneal)
Cuir crìoch air na ceumannan a leanas gus an draibhear kernel a stàladh:
- Seòl gu ./software/kernel/linux fon fhaidhle example eòlaire ginealach dealbhaidh.
- Atharraich na ceadan air an stàladh, an luchdachadh, agus an luchdachadh sìos files:
$ chmod 777 stàladh luchdachadh luchd - Stàlaich an driver:
$ sudo ./stàladh - Dearbhaich stàladh an draibhear:
$lsmod | grep intel_fpga_pcie_drv
Toradh ris a bheil dùil:
intel_fpga_pcie_drv 17792 0 - Dèan cinnteach gu bheil Linux ag aithneachadh dealbhadh PCIe example:
$lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
Thoir an aire: Ma tha thu air ID an Neach-reic atharrachadh, cuir an ID Neach-reic ùr an àite Intel
ID an neach-reic san òrdugh seo.
Toradh ris a bheil dùil:
Kernel driver ga chleachdadh: intel_fpga_pcie_drv
2.6. A 'ruith an Design Example
Seo na h-obraichean deuchainn as urrainn dhut a dhèanamh air dealbhadh P-Tile Avalon-ST PCIe examples:
- Tron stiùireadh cleachdaiche seo, tha an aon chiall aig na teirmean facal, DWORD agus QWORD agus a tha aca ann an Sònrachadh Bunait PCI Express. Tha facal 16 pìosan, tha DWORD 32 pìosan, agus tha QWORD 64 pìosan.
Clàr 2. Obraichean deuchainn le taic bhon P-Tile Avalon-ST PCIe Design Examples
| Obrachaidhean | BAR riatanach | Le taic bho P-Tile Avalon-ST PCIe Design Example |
| 0: Deuchainn ceangail - 100 a’ sgrìobhadh agus a’ leughadh | 0 | Tha |
| 1: Sgrìobh àite cuimhne | 0 | Tha |
| 2: Leugh àite cuimhne | 0 | Tha |
| 3: Sgrìobh àite rèiteachaidh | Chan eil | Tha |
| 4: Leugh àite rèiteachaidh | Chan eil | Tha |
| 5: Atharraich BAR | Chan eil | Tha |
| 6: Atharraich inneal | Chan eil | Tha |
| 7: Dèan comas air SR-IOV | Chan eil | Tha (*) |
| 8: Dèan deuchainn ceangail airson a h-uile gnìomh brìgheil comasach a bhuineas don inneal gnàthach | Chan eil | Tha (*) |
| 9: Dèan DMA | Chan eil | Chan eil |
| 10: Fàg am prògram | Chan eil | Tha |
Nota: (*) Chan eil na h-obraichean deuchainn seo rim faighinn ach nuair a tha dealbhadh SR-IOV example air a thaghadh.
2.6.1. A 'ruith PIO Design Example
- Seòl gu ./software/user/example fon dealbhadh example eòlaire.
- Cuir ri chèile an dealbhadh example iarrtas:
$ dèanamh - Ruith an deuchainn:
$ sudo ./intel_fpga_pcie_link_test
Faodaidh tu an deuchainn ceangail Intel FPGA IP PCIe a ruith ann am modh làimhe no fèin-ghluasadach. Tagh bho:
• Ann am modh fèin-ghluasadach, bidh an aplacaid a 'taghadh an inneal gu fèin-obrachail. Bidh an deuchainn a’ taghadh an inneal Intel PCIe leis an BDF as ìsle le bhith a’ maidseadh ID an Neach-reic.
Bidh an deuchainn cuideachd a’ taghadh am BAR as ìsle a tha ri fhaighinn.
• Ann am modh làimhe, bidh an deuchainn a 'faighneachd dhut airson a' bhus, an inneal, agus an àireamh gnìomh agus BAR.
Airson an Intel Stratix 10 DX no Kit Leasachaidh Intel Agilex, faodaidh tu dearbhadh a dhèanamh air an
BDF le bhith a’ taipeadh an àithne a leanas:
$ lspci -d 1172:
4. Seo sample tar-sgrìobhaidhean airson modhan fèin-ghluasadach agus làimhe:
Modh fèin-ghluasadach:
Modh làimhe:
Fiosrachadh Co-cheangailte
Neach-sgrùdaidh Ceangal PCIe seachadview
Cleachd an Neach-sgrùdaidh Ceangal PCIe gus sùil a chumail air a’ cheangal aig na Sreathan Corporra, Ceangal Dàta agus Gnìomh.
2.6.2. A 'ruith an SR-IOV Design Example
Seo na ceumannan gus deuchainn a dhèanamh air dealbhadh SR-IOV example bathar-cruaidh:
- Ruith an deuchainn ceangail Intel FPGA IP PCIe le bhith a’ ruith an sudo ./
intel_fpga_pcie_link_test command agus an uairsin tagh an roghainn 1:
Tagh inneal le làimh. - Cuir a-steach am BDF den ghnìomh corporra airson a bheil na gnìomhan brìgheil air an riarachadh.
- Cuir a-steach BAR “0” gus a dhol air adhart chun chlàr deuchainn.
- Cuir a-steach roghainn 7 gus SR-IOV a chomasachadh airson an inneal gnàthach.
- Cuir a-steach an àireamh de ghnìomhan brìgheil a thèid a chomasachadh airson an inneal gnàthach.
- Cuir a-steach roghainn 8 gus deuchainn ceangail a dhèanamh airson a h-uile gnìomh brìgheil comasach a chaidh a shònrachadh airson a’ ghnìomhachd chorporra. Nì an tagradh deuchainn ceangail 100 cuimhne a’ sgrìobhadh le aon dword dàta gach fear agus an uairsin leugh an dàta air ais airson a sgrùdadh. Clò-bhuailidh an tagradh an àireamh de ghnìomhan brìgheil a dh’ fhàillig an deuchainn ceangail aig deireadh an deuchainn.
7. Ann an inneal-crìochnachaidh ùr, ruith an lspci –d 1172: | grep -c “Altera” àithne gus àireamhachd PFn agus VFn a dhearbhadh. Is e an toradh ris a bheil dùil suim na h-àireimh de ghnìomhan corporra agus an àireamh de ghnìomhan brìgheil.
P-tile Avalon Streaming IP airson PCI Express Design
Example Tasglann Stiùireadh Luchd-cleachdaidh
Intel Corporation. Còraichean uile glèidhte. Tha Intel, suaicheantas Intel, agus comharran Intel eile nan comharran-malairt aig Intel Corporation no na fo-chompanaidhean aige. Tha Intel airidh air coileanadh a thoraidhean FPGA agus semiconductor a rèir mion-chomharrachadh gnàthach a rèir barantas àbhaisteach Intel, ach tha e a’ gleidheadh na còrach atharrachaidhean a dhèanamh air toraidhean agus seirbheisean sam bith aig àm sam bith gun rabhadh. Chan eil Intel a’ gabhail uallach no uallach sam bith ag èirigh bho bhith a’ cleachdadh no a’ cleachdadh fiosrachadh, toradh no seirbheis sam bith a tha air a mhìneachadh an seo ach a-mhàin mar a chaidh aontachadh gu soilleir ann an sgrìobhadh le Intel. Thathas a’ moladh do luchd-ceannach Intel an dreach as ùire de shònrachaidhean inneal fhaighinn mus cuir iad earbsa ann am fiosrachadh foillsichte sam bith agus mus cuir iad òrdughan airson toraidhean no seirbheisean. * Faodar ainmean is suaicheantasan eile a thagradh mar sheilbh chàich.
ISO
9001:2015
Clàraichte
Eachdraidh ath-sgrùdadh sgrìobhainnean airson an Intel P-Tile Avalon
A’ sruthadh IP cruaidh airson PCIe Design Example Stiùireadh Cleachdaiche
| Tionndadh Sgrìobhainn | Intel Quartus Prìomh Tionndadh | Tionndadh IP | Atharrachaidhean |
| 2021.10.04 | 21.3 | 6.0.0 | Dh’ atharraich sinn na rèiteachaidhean le taic airson dealbhadh SR-IOV example bho Gen3 x16 EP agus Gen4 x16 EP gu Gen3 x8 EP agus Gen4 x8 EP anns an Tuairisgeul Gnìomh airson an Singilte Root Virtualization I/O (SR-IOV) Design Example earrann. Chuir sinn ris an taic airson Kit Leasachaidh FPGA Riochdachadh FPGA Intel Stratix 10 DX P-tile ris an Generating the Design Example earrann. |
| 2021.07.01 | 21.2 | 5.0.0 | Thoir air falbh na tonnan atharrais airson dealbhadh PIO agus SR-IOV examples bhon earrainn A’ samhlachadh an dealbhadh Example. Dh’ ùraich sinn an àithne gus am BDF a thaisbeanadh san roinn A 'ruith PIO Design Example. |
| 2020.10.05 | 20.3 | 3.1.0 | Thoir air falbh roinn nan Clàran bhon dealbhadh Avalon Streaming exampchan eil clàr smachd aig les. |
| 2020.07.10 | 20.2 | 3.0.0 | Cuir ris cruthan-tonn atharrais, tuairisgeulan cùise deuchainn agus tuairisgeulan toradh deuchainn airson an dealbhadh examples. Chaidh stiùireadh atharrais a chur ris airson an simuladair ModelSim gu Simulating the Design Example earrann. |
| 2020.05.07 | 20.1 | 2.0.0 | Dh’ ùraich thu tiotal na sgrìobhainn gu IP sruthadh Intel FPGA P-Tile Avalon airson PCI Express Design Example Stiùireadh Cleachdaiche gus coinneachadh ri stiùiridhean ainmean laghail ùra. Chaidh an àithne atharrais modh eadar-ghnìomhach VCS ùrachadh. |
| 2019.12.16 | 19.4 | 1.1.0 | Dealbhadh SR-IOV example tuairisgeul. |
| 2019.11.13 | 19.3 | 1.0.0 | Chuir sinn Gen4 x8 Endpoint agus Gen3 x8 Endpoint ris an liosta de shuidheachaidhean le taic. |
| 2019.05.03 | 19.1.1 | 1.0.0 | Sgaoileadh tùsail. |
Intel Corporation. Còraichean uile glèidhte. Tha Intel, suaicheantas Intel, agus comharran Intel eile nan comharran-malairt aig Intel Corporation no na fo-chompanaidhean aige. Tha Intel airidh air coileanadh a thoraidhean FPGA agus semiconductor a rèir mion-chomharrachadh gnàthach a rèir barantas àbhaisteach Intel, ach tha e a’ gleidheadh na còrach atharrachaidhean a dhèanamh air toraidhean agus seirbheisean sam bith aig àm sam bith gun rabhadh. Chan eil Intel a’ gabhail uallach no uallach sam bith ag èirigh bho bhith a’ cleachdadh no a’ cleachdadh fiosrachadh, toradh no seirbheis sam bith a tha air a mhìneachadh an seo ach a-mhàin mar a chaidh aontachadh gu soilleir ann an sgrìobhadh le Intel. Thathas a’ moladh do luchd-ceannach Intel an dreach as ùire de shònrachaidhean inneal fhaighinn mus cuir iad earbsa ann am fiosrachadh foillsichte sam bith agus mus cuir iad òrdughan airson toraidhean no seirbheisean. * Faodar ainmean is suaicheantasan eile a thagradh mar sheilbh chàich.
ISO
9001:2015
Clàraichte
Tionndadh air-loidhne
Cuir fios air ais
Àireamh a' Chlàir: 683038
UG-20234
Tionndadh: 2021.10.04
Sgrìobhainnean/Goireasan
 |
Intel FPGA P-Tile Avalon Streaming IP airson PCI Express Design Example [pdfStiùireadh Cleachdaiche FPGA P-Tile, Avalon Streaming IP airson PCI Express Design Example, FPGA P-Tile Avalon Streaming IP airson PCI Express Design Example, FPGA P-Tile Avalon Streaming IP |
