Intel FPGA Cerdyn Cyflymu Rhaglenadwy N3000 Canllaw Defnyddiwr

Rhagymadrodd

Cefndir

Mae Cerdyn Cyflymiad Rhaglenadwy Intel FPGA N3000 mewn rhwydwaith mynediad radio rhithwir (vRAN) yn gofyn am gefnogaeth i'r IEEE1588v2 fel Clociau Caethwasiaeth Telecom Protocol Amser Precision (PTP) (T-TSC) i amserlennu tasgau meddalwedd yn briodol. Mae'r Rheolydd Ethernet Intel XL710 yn Intel® FPGA PAC N3000 yn darparu'r gefnogaeth IEEE1588v2. Fodd bynnag, mae llwybr data FPGA yn cyflwyno jitter sy'n effeithio ar berfformiad PTP. Mae ychwanegu cylched cloc tryloyw (T-TC) yn galluogi Intel FPGA PAC N3000 i wneud iawn am ei hwyrni mewnol FPGA ac yn lliniaru effeithiau'r jitter, sy'n caniatáu i'r T-TSC frasamcanu Amser y Dydd (ToD) y Grandmaster yn effeithlon.

Amcan

Mae'r profion hyn yn dilysu'r defnydd o Intel FPGA PAC N3000 fel y caethwas IEEE1588v2 yn Rhwydwaith Mynediad Radio Agored (O-RAN). Mae’r ddogfen hon yn disgrifio:

• Gosodiad prawf
• Proses ddilysu
• Gwerthusiad perfformiad o fecanwaith cloc tryloyw yn llwybr FPGA Intel FPGA PAC N3000
• Perfformiad PTP y Intel FPGA PAC N3000 Mae perfformiad y Intel FPGA PAC N3000 cefnogi'r cloc tryloyw yn
  o'i gymharu â Intel FPGA PAC N3000 heb gloc tryloyw yn ogystal â cherdyn Ethernet XXV710 arall o dan amodau traffig amrywiol a ffurfweddau PTP.

Nodweddion a Chyfyngiadau

Mae'r nodweddion a'r cyfyngiadau dilysu ar gyfer cefnogaeth Intel FPGA PAC N3000 IEEE1588v2 fel a ganlyn:

• Stack meddalwedd a ddefnyddiwyd: Linux PTP Project (PTP4l)
• Yn cefnogi'r pro telathrebu canlynolfiles:
  •  1588v2 (diofyn)
  • G.8265.1
  • G.8275.1
• Yn cefnogi cloc caethweision PTP dau gam.

Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.

• Yn cefnogi modd aml-ddarlledu o'r dechrau i'r diwedd.
• Yn cefnogi amlder cyfnewid negeseuon PTP o hyd at 128 Hz.
  • Mae hyn yn gyfyngiad ar y cynllun dilysu a'r Uwchfeistr cyflogedig. Gallai ffurfweddiadau PTP uwch na 128 pecyn yr eiliad ar gyfer negeseuon PTP fod yn bosibl.
• Oherwydd cyfyngiadau'r switsh Cisco * Nexus * 93180YC-FX a ddefnyddir yn y gosodiad dilysu, mae'r canlyniadau perfformiad o dan amodau traffig iperf3 yn cyfeirio at gyfradd cyfnewid negeseuon PTP o 8 Hz.
• Cefnogaeth amgáu:
  • Cludiant dros L2 (ether-rwyd amrwd) ac L3 (CDU/IPv4/IPv6)
    Nodyn: Yn y ddogfen hon, mae pob canlyniad yn defnyddio un cyswllt Ethernet 25Gbps.

Offer a Fersiynau Gyrwyr

Offer	Fersiwn
BIOS	Bwrdd Gweinyddwr Intel S2600WF 00.01.0013
OS	CentOS 7.6
Cnewyllyn	cnewyllyn-rt-3.10.0-693.2.2.rt56.623.el7.src.
Pecyn Datblygu Planed Data (DPDK)	18.08
Intel C Compiler	19.0.3
Gyrrwr Intel XL710 (gyrrwr i40e)	2.8.432.9.21
PTP4l	2.0
IxExplorer	8.51.1800.7 EA-Clyt1
lperf3	3.0.11
trafgen	Netsniff-ng 0.6.6 Pecyn Cymorth

 Prawf Traffig IXIA

Mae'r set gyntaf o feincnodau perfformiad PTP ar gyfer Intel FPGA PAC N3000 yn defnyddio datrysiad IXIA* ar gyfer profi cydymffurfiad rhwydwaith a PTP. Mae blwch siasi IXIA XGS2 yn cynnwys cerdyn IXIA 40 PORT NOVUS-R100GE8Q28 ac IxExplorer sy'n darparu rhyngwyneb graffigol ar gyfer sefydlu Rhithfeistr PTP i'r DUT (Intel FPGA PAC N3000) dros un cysylltiad Ethernet uniongyrchol 25 Gbps. Mae'r diagram bloc isod yn dangos y topoleg profi wedi'i thargedu ar gyfer y meincnodau sy'n seiliedig ar IXIA. Mae'r holl ganlyniadau yn defnyddio traffig a gynhyrchir gan IXIA ar gyfer y profion traffig i mewn ac yn defnyddio'r offeryn trafgen ar y gwesteiwr Intel FPGA PAC N3000 ar gyfer y profion traffig allanfa, lle mae'r cyfeiriad i mewn neu allanfa bob amser o safbwynt y DUT (Intel FPGA PAC N3000 ) gwesteiwr. Yn y ddau achos, y gyfradd draffig gyfartalog yw 24 Gbps. Mae'r gosodiad prawf hwn yn darparu nodwedd sylfaenol o berfformiad PTP Intel FPGA PAC N3000 gyda'r mecanwaith T-TC wedi'i alluogi, yn ogystal â'i gymharu â delwedd ffatri Intel FPGA PAC N3000 nad yw'n TC o dan yr ITU-T G.8275.1 PTP profile.

Topoleg ar gyfer Profion Traffig Intel FPGA PAC N3000 o dan Rhithfeistr IXIA

Canlyniad Prawf Traffig IXIA

Mae'r dadansoddiad canlynol yn cofnodi perfformiad PTP yr Intel FPGA PAC N3000 sydd wedi'i alluogi gan TC o dan amodau traffig i mewn ac allan. Yn yr adran hon, mae'r PTP profile Mae G.8275.1 wedi'i fabwysiadu ar gyfer yr holl brofion traffig a chasglu data.

Maint y Meistr Wrthbwyso

Mae'r ffigur canlynol yn dangos maint y gwrthbwyso meistr a arsylwyd gan gleient caethweision PTP4l y gwesteiwr Intel FPGA PAC N3000 fel swyddogaeth o amser a aeth heibio o dan i mewn, allanfa a thraffig deugyfeiriadol (trwybwn cyfartalog o 24.4Gbps).

Oedi Llwybr Cymedrig (MPD)

Mae'r ffigur canlynol yn dangos yr oedi llwybr cymedrig, fel y'i cyfrifwyd gan y caethweision PTP4 sy'n defnyddio'r Intel FPGA PAC N3000 fel cerdyn rhyngwyneb rhwydwaith, ar gyfer yr un prawf â'r ffigur uchod. Cyfanswm hyd pob un o'r tri phrawf traffig yw o leiaf 16 awr.

Mae'r tabl canlynol yn rhestru dadansoddiad ystadegol o'r tri phrawf traffig. O dan lwyth traffig sy'n agos at gapasiti'r sianel, mae'r caethwas PTP4l sy'n defnyddio'r Intel FPGA PAC N3000 yn cynnal ei wrthbwyso cam i grandfeistr rhithwir yr IXIA o fewn 53 ns ar gyfer pob prawf traffig. Yn ogystal, mae gwyriad safonol y maint gwrthbwyso meistr yn is na 5 ns.

Manylion Ystadegol ar Berfformiad PTP

G.8275.1 PTP Profile	Traffig Mynediad (24Gbps)	Traffig Allan (24Gbps)	Traffig Deugyfeiriadol (24Gbps)
RMS	6.35 ns	8.4 ns	9.2 ns
StdDev (o abs (uchafswm) gwrthbwyso)	3.68 ns	3.78 ns	4.5 ns
StdDev (o MPD)	1.78 ns	2.1 ns	2.38 ns
Max gwrthbwyso	36 ns	33 ns	53 ns

 

Mae'r ffigurau canlynol yn cynrychioli maint y gwrthbwyso meistr a'r oedi cymedrig ar y llwybr (MPD), o dan brawf traffig deugyfeiriadol 16-awr o hyd 24 Gbps ar gyfer gwahanol amgáu PTP. Mae'r graffiau chwith yn y ffigurau hyn yn cyfeirio at feincnodau PTP o dan amgįu IPv4/CDU, tra bod amgįu negeseuon PTP y graffiau cywir yn L2 (Ethernet crai). Mae perfformiad caethweision PTP4l yn eithaf tebyg, y maint gwrthbwyso meistr achos gwaethaf yw 53 ns a 45 ns ar gyfer amgáu IPv4/CDU a L2, yn y drefn honno. Gwyriad safonol y gwrthbwyso maint yw 4.49 ns a 4.55 ns ar gyfer amgáu IPv4/CDU a L2, yn y drefn honno.

Maint y Meistr Wrthbwyso

Mae'r ffigur canlynol yn dangos maint y gwrthbwyso meistr o dan draffig deugyfeiriadol 24 Gbps, amgáu IPv4 (chwith) a L2 (dde), G8275.1 Profile.

Oedi Llwybr Cymedrig (MPD)

Mae'r ffigur canlynol yn dangos yr oedi llwybr cymedrig o Intel FPGA PAC N3000 cynnal PTP4l caethweision o dan 24 Gbps traffig dwyochrog, IPv4 (chwith) a L2 (dde) amgįu, G8275.1 Profile.

Nid yw gwerthoedd absoliwt y MPD yn arwydd clir o gysondeb PTP, gan ei fod yn dibynnu ar geblau hyd, hwyrni llwybr data ac yn y blaen; fodd bynnag, o edrych ar yr amrywiadau MPD isel (2.381 ns a 2.377 ns ar gyfer achos IPv4 a L2, yn y drefn honno) mae'n amlwg bod y cyfrifiad PTP MPD yn gyson gywir ar draws y ddau amgapsiwleiddiad. Mae'n gwirio cysondeb perfformiad PTP ar draws y ddau fodd amgáu. Mae'r newid lefel yn yr MPD a gyfrifwyd yn y graff L2 (yn y ffigur uchod, graff ar y dde) i'w briodoli i effaith gynyddol y traffig cymhwysol. Yn gyntaf, mae'r sianel yn segur (MPD rms yw 55.3 ns), yna mae traffig mynediad yn cael ei gymhwyso (ail gam cynyddrannol, MPD rms yw 85.44 ns), ac yna traffig allanfa ar yr un pryd, gan arwain at MPD wedi'i gyfrifo o 108.98 ns. Mae'r ffigurau canlynol yn troshaenu maint y gwrthbwyso meistr a'r MPD wedi'i gyfrifo o'r prawf traffig deugyfeiriadol a gymhwyswyd i gaethwas PTP4l gan ddefnyddio'r Intel FPGA PAC N3000 gyda mecanwaith T-TC, yn ogystal ag i un arall sy'n defnyddio'r Intel FPGA PACN3000 heb TC ymarferoldeb. Mae'r profion T-TC Intel FPGA PAC N3000 (oren) yn cychwyn o sero amser, tra bod y prawf PTP sy'n defnyddio'r Intel FPGA PAC N3000 (glas) nad yw'n TC yn dechrau tua T = 2300 eiliad.

Maint y Meistr Wrthbwyso

Mae'r ffigur canlynol yn dangos maint y gwrthbwyso meistr o dan draffig Ingress (24 Gbps), gyda chymorth TTC a hebddo, G.8275.1 Profile.

Yn y ffigur uchod, mae perfformiad PTP y TC-alluogi Intel FPGA PAC N3000 o dan draffig yn debyg i'r TC di-TC Intel FPGA PAC N3000 am y 2300 eiliad cyntaf. Amlygir effeithiolrwydd y mecanwaith T-TC yn Intel FPGA PAC N3000 yn y segment prawf (ar ôl yr eiliad 2300) lle mae llwyth traffig cyfartal yn cael ei gymhwyso i ryngwynebau'r ddau gerdyn. Yn yr un modd yn y ffigur isod, arsylwir y cyfrifiadau MPD cyn ac ar ôl cymhwyso'r traffig ar y sianel. Amlygir effeithiolrwydd y mecanwaith T-TC wrth wneud iawn am amser preswylio'r pecynnau, sef hwyrni'r pecyn trwy'r llwybr FPGA rhwng y MACs 25G a 40G.

Oedi Llwybr Cymedrig (MPD)

Mae'r ffigur canlynol yn dangos oedi llwybr cymedrig Intel FPGA PAC N3000 host PTP4l caethweision o dan draffig Ingress (24 Gbps), gyda a heb gefnogaeth T-TC, G.8275.1 Profile.

Mae'r ffigurau hyn yn dangos algorithm servo caethweision PTP4l, oherwydd cywiro amser preswylio'r TC, gwelwn wahaniaethau bach yn y cyfrifiadau oedi llwybr cyfartalog. Felly, mae effaith yr amrywiadau oedi ar y brasamcan gwrthbwyso meistr yn cael ei leihau. Mae'r tabl canlynol yn rhestru dadansoddiad ystadegol o berfformiad PTP, sy'n cynnwys yr RMS a gwyriad safonol y prif wrthbwyso, gwyriad safonol yr oedi llwybr cymedrig, yn ogystal â gwrthbwyso meistr achos gwaethaf ar gyfer Intel FPGA PAC N3000 gyda a heb T- Cefnogaeth TC.

Manylion Ystadegol ar Berfformiad PTP o dan Draffig Mynediad

Traffig Mynediad (24Gbps) G.8275.1 PTP Profile	Intel FPGA PAC N3000 gyda T-TC	Intel FPGA PAC N3000 heb T-TC
RMS	6.34 ns	40.5 ns
StdDev (o abs (uchafswm) gwrthbwyso)	3.65 ns	15.5 ns
StdDev (o MPD)	1.79 ns	18.1 ns
Max gwrthbwyso	34 ns	143 ns

Cymhariaeth uniongyrchol y Intel FPGA PAC N3000 a gefnogir gan TC â'r fersiwn di-TC
Yn dangos bod y perfformiad PTP 4x i 6x yn is mewn perthynas ag unrhyw un o'r ystadegau
metrigau (yr achos gwaethaf, RMS neu wyriad safonol y prif wrthbwyso). Yr achos gwaethaf
gwrthbwyso meistr ar gyfer cyfluniad G.8275.1 PTP o T-TC Intel FPGA PAC N3000 yw 34
ns o dan amodau traffig mynediad ar derfyn lled band y sianel (24.4Gbps).

Prawf Traffig lperf3

Mae'r adran hon yn disgrifio'r prawf meincnodi traffig iperf3 i werthuso perfformiad PTP y Intel FPGA PAC N3000 ymhellach. Mae'r offeryn iperf3 wedi'i ddefnyddio i efelychu amodau traffig gweithredol. Mae topoleg rhwydwaith meincnodau traffig iperf3, a ddangosir yn y ffigur isod, yn cynnwys cysylltu dau weinydd, pob un yn defnyddio cerdyn DUT (Intel FPGA PAC N3000 a XXV710), i switsh Cisco Nexus 93180YC FX. Mae'r switsh Cisco yn gweithredu fel Cloc Ffin (T-BC) rhwng y ddau gaethweision PTP DUT a Grandfeistr Calnex Paragon-NEO.

Topoleg Rhwydwaith ar gyfer Prawf Traffig Intel FPGA PAC N3000 lperf3

Mae'r allbwn PTP4l ar bob un o'r gwesteiwyr DUT yn darparu mesuriadau data o berfformiad PTP ar gyfer pob dyfais caethweision yn y setup (Intel FPGA PAC N3000 a XXV710). Ar gyfer prawf traffig iperf3, mae'r amodau a'r ffurfweddiadau canlynol yn berthnasol i bob graff a dadansoddiad perfformiad:

• Lled band agregedig traffig 17 Gbps (TCP a CDU), naill ai'n mynd allan neu'n dod i mewn neu'n ddeugyfeiriol i Intel FPGA PAC N3000.
• Amgáu IPv4 o becynnau PTP, oherwydd cyfyngiad cyfluniad ar switsh Cisco Nexus 93180YC-FX.
• Cyfradd cyfnewid neges PTP wedi'i chyfyngu i 8 pecyn yr eiliad, oherwydd cyfyngiad cyfluniad ar switsh Cisco Nexus 93180YC-FX.

perf3 Canlyniad Prawf Traffig

Mae'r dadansoddiad canlynol yn dal perfformiad cerdyn Intel FPGA PAC N3000 a XXV710, y ddau ar yr un pryd yn gweithredu fel cerdyn rhyngwyneb rhwydwaith o gaethweision PTP (T-TSC) Grandmaster Calnex Paragon NEO trwy switsh Cisco T-BC.

Mae'r ffigurau canlynol yn dangos maint gwrthbwyso meistr a MPD dros amser ar gyfer tri phrawf traffig gwahanol gan ddefnyddio'r Intel FPGA PAC N3000 gyda cherdyn T-TC a XXV710. Yn y ddau gerdyn, traffig deugyfeiriadol sy'n cael yr effaith fwyaf ar berfformiad PTP4l. Hyd y profion traffig yw 10 awr. Yn y ffigurau canlynol, mae cynffon y graff yn nodi pwynt ar amser lle mae'r traffig yn stopio ac mae maint gwrthbwyso meistr PTP yn mynd i lawr i'w lefelau isel, oherwydd y sianel segur.

Maint y Meistr wrthbwyso ar gyfer Intel FPGA PAC N3000

Mae'r ffigur canlynol yn dangos yr oedi llwybr cymedrig ar gyfer Intel FPGA PAC N3000 gyda T TC, o dan y traffig sy'n dod i mewn, yn mynd allan ac yn iperf3 deugyfeiriadol.

Oedi Llwybr Cymedrig (MPD) ar gyfer Intel FPGA PAC N3000

Mae'r ffigur canlynol yn dangos yr oedi llwybr cymedrig ar gyfer Intel FPGA PAC N3000 gyda T TC, o dan y traffig sy'n dod i mewn, yn mynd allan ac yn iperf3 deugyfeiriadol.

Maint y Prif Wrthbwyso ar gyfer XXV710

Mae'r ffigur canlynol yn dangos maint y gwrthbwyso meistr ar gyfer XXV710, o dan draffig sy'n dod i mewn, yn mynd allan ac yn deugyfeiriadol iperf3.

Oedi Llwybr Cymedrig (MPD) ar gyfer XXV710

Mae'r ffigur a ganlyn yn dangos yr oedi cymedrig ar y llwybr ar gyfer XXV710, o dan draffig sy'n dod i mewn, yn mynd allan ac yn deugyfeiriadol iperf3.

O ran perfformiad PTP Intel FPGA PAC N3000, mae'r gwrthbwyso meistr achos gwaethaf o dan unrhyw gyflwr traffig o fewn 90 ns. Tra o dan yr un amodau traffig deugyfeiriadol, mae RMS y Intel FPGA PAC N3000 wrthbwyso meistr yn 5.6x well na'r un o XXV710 cerdyn.

	Intel FPGA PAC N3000			Cerdyn XXV710
	Traffig Mynediad10G	Traffig Allan 18G	Traffig Deugyfeiriadol18G	Traffig Mynediad18G	Traffig Allan 10G	Traffig Deugyfeiriadol18G
RMS	27.6 ns	14.2 ns	27.2 ns	93.96 ns	164.2 ns	154.7 ns
StdDev(o abs(max) offset)	9.8 ns	8.7 ns	14.6 ns	61.2 ns	123.8 ns	100 ns
StdDev (o MPD)	21.6 ns	9.2 ns	20.6 ns	55.58 ns	55.3 ns	75.9 ns
Max gwrthbwyso	84 ns	62 ns	90 ns	474 ns	1,106 ns	958 ns

Yn nodedig, mae gan feistr gwrthbwyso'r Intel FPGA PAC N3000 wyriad safonol is,
o leiaf 5x yn llai na'r cerdyn XXV710, yn dynodi bod brasamcan PTP o'r
Grandmaster cloc yn llai sensitif i hwyrni neu amrywiadau sŵn o dan traffig yn y
Intel FPGA PAC N3000.
O'i gymharu â Chanlyniad Prawf Traffig IXIA ar dudalen 5, y maint achos gwaethaf o
mae'r prif wrthbwyso gyda T-TC wedi'i alluogi Intel FPGA PAC N3000 yn ymddangos yn uwch. Eithr
y gwahaniaethau mewn topoleg rhwydwaith a lled band sianel, mae hyn oherwydd y Intel
FPGA PAC N3000 yn cael ei ddal o dan pro G.8275.1 PTPfile (cyfradd cysoni 16 Hz), tra
mae'r gyfradd negeseuon cysoni yn yr achos hwn wedi'i chyfyngu ar 8 pecyn yr eiliad.

Maint Cymhariaeth Gwrthbwyso Meistr

Mae'r ffigur canlynol yn dangos maint y gymhariaeth wrthbwyso meistr o dan draffig iperf3 deugyfeiriadol.

Cymhariaeth Oedi Llwybr Cymedrig (MPD).

Mae'r ffigur canlynol yn dangos y gymhariaeth oedi cymedrig llwybrau o dan draffig iperf3 deugyfeiriadol.

Mae perfformiad PTP uwch Intel FPGA PAC N3000, o'i gymharu â cherdyn XXV710, hefyd yn cael ei gefnogi gan y gwyriad amlwg uwch o'r oedi llwybr cymedrig a gyfrifwyd (MPD) ar gyfer XXV710 ac Intel FPGA PAC N3000 ym mhob un o'r prawf traffig wedi'i dargedu, ar gyfer cynample traffig iperf3 deugyfeiriadol. Anwybyddwch y gwerth cymedrig ym mhob achos MPD, a all fod yn wahanol oherwydd nifer o resymau, megis ceblau Ethernet gwahanol a hwyrni craidd gwahanol. Nid yw'r gwahaniaeth a'r cynnydd sydyn mewn gwerthoedd ar gyfer cerdyn XXV710 yn bresennol yn Intel FPGA PAC N3000.

RMS o 8 Cymhariaeth Gwrthbwyso Meistr yn olynol

Casgliad

Mae llwybr data FPGA rhwng QSFP28 (25G MAC) ac Intel XL710 (40G MAC) yn ychwanegu hwyrni pecyn amrywiol sy'n effeithio ar gywirdeb brasamcan y Caethwas PTP. Mae ychwanegu'r gefnogaeth Cloc Tryloyw (T-TC) yn rhesymeg feddal FPGA Intel FPGA PAC N3000 yn darparu iawndal am hwyrni'r pecyn hwn trwy atodi ei amser preswylio ym maes cywiro negeseuon PTP sydd wedi'u hamgáu. Mae'r canlyniadau'n cadarnhau bod y mecanwaith T-TC yn gwella perfformiad cywirdeb y caethweision PTP4l.

Hefyd, mae Canlyniad Prawf Traffig IXIA ar dudalen 5 yn dangos bod cefnogaeth T-TC yn llwybr data FPGA yn gwella perfformiad PTP o leiaf 4x, o'i gymharu â Intel FPGA PAC N3000 heb gefnogaeth T-TC. Mae'r Intel FPGA PAC N3000 gyda T-TC yn cyflwyno gwrthbwyso meistr achos gwaethaf o 53 ns o dan lwythi traffig sy'n dod i mewn, yn mynd allan neu'n ddeugyfeiriol ar derfyn cynhwysedd sianel (25 Gbps). Felly, gyda chefnogaeth T-TC, mae perfformiad PTP Intel FPGA PAC N3000 yn fwy cywir ac yn llai agored i amrywiadau sŵn.

Mewn Prawf Traffig lperf3 ar dudalen 10, mae perfformiad PTP y Intel FPGA PAC N3000 gyda T-TC wedi'i alluogi yn cael ei gymharu â cherdyn XXV710. Cipiodd y prawf hwn y data PTP4l ar gyfer y ddau gloc caethweision o dan draffig i mewn neu allanfa sy'n cael ei gyfnewid rhwng y ddau westeiwr o gerdyn Intel FPGA PAC N3000 a XXV710. Mae'r gwrthbwyso meistr achos gwaethaf a welwyd yn y Intel FPGA PAC N3000 o leiaf 5x yn is na'r cerdyn XXV710. Hefyd, mae gwyriad safonol y gwrthbwyso a ddaliwyd hefyd yn profi bod cefnogaeth T-TC o Intel FPGA PAC N3000 yn caniatáu brasamcan llyfnach o gloc y Grandmaster.

Er mwyn dilysu perfformiad PTP Intel FPGA PAC N3000 ymhellach, mae'r opsiynau prawf posibl yn cynnwys:

• Dilysu o dan wahanol PTP profiles a chyfraddau neges ar gyfer mwy nag un cysylltiadau Ethernet.
• Gwerthusiad o Brawf Traffig lperf3 ar dudalen 10 gyda switsh mwy datblygedig sy'n caniatáu cyfraddau uwch o negeseuon PTP.
• Gwerthusiad o ymarferoldeb T-SC a'i gywirdeb amseru PTP o dan G.8273.2 Profi Cydymffurfiaeth.

Hanes Adolygu Dogfennau ar gyfer Prawf IEEE 1588 V2

 

Dogfen Fersiwn	Newidiadau
2020.05.30	Rhyddhad cychwynnol.

 

Dogfennau / Adnoddau

Intel FPGA Cerdyn Cyflymu Rhaglenadwy N3000 [pdfCanllaw Defnyddiwr Cerdyn Cyflymiad Rhaglenadwy FPGA, N3000, Cerdyn Cyflymu Rhaglenadwy N3000, Cerdyn Cyflymu Rhaglenadwy FPGA N3000, FPGA, Prawf IEEE 1588 V2

Cyfeiriadau

• Llawlyfr Defnyddiwr