شعار انتلإنتل® FPGA بي-تايل أفالون ®
تدفق IP لـ PCI Express*
مثال على التصميمample دليل المستخدم
تم التحديث لـ Intel®
مجموعة تصميم Quartus® Prime: 21.3
إصدار IP: 6.0.0
دليل المستخدم

محتويات يخفي
1 مثال على التصميمampلو الوصف
2 دليل البدء السريع
3 P-tile Avalon Streaming IP لتصميم PCI Express
4 سجل مراجعة المستندات لجهاز Intel P-Tile Avalon
5 المستندات / الموارد
5.1 مراجع
6 منشورات ذات صلة

مثال على التصميمampلو الوصف

1.1. الوصف الوظيفي لتصميم الإدخال/الإخراج المبرمج (PIO).ample

تصميم PIO على سبيل المثالampينفذ le عمليات نقل الذاكرة من معالج مضيف إلى جهاز مستهدف. في هذا السابقample، فإن المعالج المضيف يطلب MemRd وemWr بكلمة واحدة
TLPs.
تصميم PIO على سبيل المثالampيقوم le تلقائيًا بإنشاء ملف fileمن الضروري المحاكاة والتجميع في برنامج Intel Prime. التصميم السابقampلو يغطي مجموعة واسعة من المعلمات. ومع ذلك، فهو لا يغطي جميع المعلمات الممكنة لـ P-Tile Hard IP لـ PCIe.
هذا التصميم السابقampيتضمن le المكونات التالية:

  • متغير P-Tile Avalon Streaming Hard IP Endpoint (DUT) الذي تم إنشاؤه مع المعلمات التي حددتها. يقوم هذا المكون بتشغيل بيانات TLP المستلمة إلى تطبيق PIO
  • يقوم مكون تطبيق PIO (APPS)، الذي يقوم بالترجمة اللازمة بين PCI Express TLPs وAvalon-MM البسيط، بالكتابة والقراءة على ذاكرة الرقاقة.
  • مكون الذاكرة على الرقاقة (MEM). لتصميم 1 × 16 على سبيل المثالample، تتكون الذاكرة الموجودة على الشريحة من كتلة ذاكرة واحدة بسعة 16 كيلو بايت. بالنسبة للتصميم 2×8 مثلاample، تتكون الذاكرة الموجودة على الرقاقة من كتلتي ذاكرة بسعة 16 كيلو بايت.
  • إعادة ضبط إصدار IP: يحافظ عنوان IP هذا على إعادة ضبط دائرة التحكم حتى يدخل الجهاز في وضع المستخدم بالكامل. يؤكد FPGA على إخراج INIT_DONE للإشارة إلى أن الجهاز في وضع المستخدم. يقوم Reset Release IP بإنشاء نسخة مقلوبة من إشارة INIT_DONE الداخلية لإنشاء مخرج nINIT_DONE الذي يمكنك استخدامه لتصميمك. تكون إشارة nINIT_DONE عالية حتى يدخل الجهاز بأكمله في وضع المستخدم. بعد تأكيد nINIT_DONE (منخفض)، يصبح كل المنطق في وضع المستخدم ويعمل بشكل طبيعي. يمكنك استخدام إشارة nINIT_DONE بإحدى الطرق التالية:
    • لبوابة إعادة ضبط خارجية أو داخلية.
    • لبوابة إدخال إعادة التعيين إلى جهاز الإرسال والاستقبال ووحدات الإدخال/الإخراج PLLs.
    • لبوابة تمكين الكتابة لكتل ​​التصميم مثل كتل الذاكرة المدمجة وجهاز الحالة وسجلات التحول.
    • للقيادة بشكل متزامن، سجل إعادة تعيين منافذ الإدخال في التصميم الخاص بك.

يقوم اختبار المحاكاة بإنشاء مثيل لتصميم PIO على سبيل المثالample ومنفذ Root BFM للتفاعل مع نقطة النهاية المستهدفة.
شركة إنتل. كل الحقوق محفوظة. تعد Intel وشعار Intel وعلامات Intel الأخرى علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات. * قد تكون الأسماء والعلامات التجارية الأخرى مملوكة لآخرين.
تم تسجيل ISO 9001: 2015
الشكل 1. رسم تخطيطي لمصمم المنصة PIO 1×16 Design Exampلو محاكاة منضدة الاختبار

إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Exampجنيه - 5

الشكل 2. رسم تخطيطي لمصمم المنصة PIO 2×8 Design Exampلو محاكاة منضدة الاختبار

إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Exampجنيه - 6

يقوم برنامج الاختبار بكتابة البيانات وقراءتها من نفس الموقع في الذاكرة الموجودة على الرقاقة. يقوم بمقارنة البيانات المقروءة بالنتيجة المتوقعة. يشير الاختبار إلى "توقف المحاكاة بسبب الإكمال الناجح" في حالة عدم حدوث أي أخطاء. بي-تايل أفالون
تصميم الجري على سبيل المثالampيدعم le التكوينات التالية:

  • نقطة النهاية Gen4 x16
  • نقطة النهاية Gen3 x16
  • نقطة النهاية Gen4 x8x8
  • نقطة النهاية Gen3 x8x8

ملحوظة: منصة اختبار المحاكاة لتصميم PCIe x8x8 PIO على سبيل المثالampتم تكوين le لرابط PCIe x8 واحد على الرغم من أن التصميم الفعلي يطبق رابطين PCIe x8.
ملحوظة: هذا التصميم السابقampيدعم le فقط الإعدادات الافتراضية في Parameter Editor الخاص بـ P-tile Avalon Streaming IP لـ PCI Express.
الشكل 3. محتويات نظام مصمم النظام الأساسي لـ P-Tile Avalon Streaming PCI Express 1×16 PIO Design Example
يقوم مصمم النظام الأساسي بإنشاء هذا التصميم لما يصل إلى متغيرات Gen4 x16.

إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Exampجنيه - 7

الشكل 4. محتويات نظام مصمم النظام الأساسي لـ P-Tile Avalon Streaming PCI Express 2×8 PIO Design Example
يقوم مصمم النظام الأساسي بإنشاء هذا التصميم لما يصل إلى متغيرات Gen4 x8x8.

إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Exampجنيه - 8

1.2. الوصف الوظيفي لتصميم المحاكاة الافتراضية للإدخال/الإخراج (SR-IOV) ذو الجذر الواحد (SR-IOV).ample
تصميم SR-IOV على سبيل المثالampينفذ le عمليات نقل الذاكرة من معالج مضيف إلى جهاز مستهدف. وهو يدعم ما يصل إلى اثنين من PFs و32 VFs لكل PF.
تصميم SR-IOV على سبيل المثالampيقوم le تلقائيًا بإنشاء ملف fileمن الضروري المحاكاة والتجميع في برنامج Intel Quartus Prime. يمكنك تنزيل التصميم المترجم إلى
مجموعة تطوير Intel Stratix® 10 DX أو مجموعة تطوير Intel Agilex™.
هذا التصميم السابقampيتضمن le المكونات التالية:

  • متغير P-Tile Avalon Streaming (Avalon-ST) IP Endpoint (DUT) الذي تم إنشاؤه مع المعلمات التي حددتها. يقوم هذا المكون بتوجيه بيانات TLP المستلمة إلى تطبيق SR-IOV.
  • يقوم مكون تطبيق SR-IOV (APPS)، الذي يقوم بالترجمة اللازمة بين PCI Express TLPs و Avalon-ST البسيط، بالكتابة والقراءة على الذاكرة الموجودة على الرقاقة. بالنسبة لمكون SR-IOV APPS، ستقوم الذاكرة المقروءة TLP بإنشاء إكمال بالبيانات.
    • لتصميم SR-IOV على سبيل المثالampمع اثنين من PFs و 32 VFs لكل PF، هناك 66 موقعًا للذاكرة التي تم تصميمها على سبيل المثالampيمكن الوصول إليها. يمكن لـ PFs الوصول إلى موقعين للذاكرة، بينما يمكن لـ 64 VFs (2 × 32) الوصول إلى 64 موقعًا للذاكرة.
  • إعادة تعيين الإصدار IP.
    يقوم اختبار المحاكاة بإنشاء مثيل لتصميم SR-IOV على سبيل المثالample ومنفذ Root BFM للتفاعل مع نقطة النهاية المستهدفة.

الشكل 5. رسم تخطيطي لمصمم المنصة SR-IOV 1×16 Design Exampلو محاكاة منضدة الاختبار

إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Exampجنيه - 1

الشكل 6. رسم تخطيطي لمصمم المنصة SR-IOV 2×8 Design Exampلو محاكاة منضدة الاختبار

إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Exampجنيه - 2

يكتب برنامج الاختبار البيانات ويقرأها مرة أخرى من نفس الموقع في الذاكرة الموجودة على الرقاقة عبر 2 PFs و32 VFs لكل PF. فهو يقارن البيانات المقروءة بالمتوقعة
نتيجة. يُظهر الاختبار رسالة "توقفت المحاكاة بسبب الإكمال الناجح" في حالة عدم حدوث أي أخطاء.
تصميم SR-IOV على سبيل المثالampيدعم le التكوينات التالية:

  • نقطة النهاية Gen4 x16
  • نقطة النهاية Gen3 x16
  • نقطة النهاية Gen4 x8x8
  • نقطة النهاية Gen3 x8x8

الشكل 7. محتويات نظام مصمم النظام الأساسي لـ P-Tile Avalon-ST مع SR-IOV لـ PCI Express 1×16 Design Example

إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Exampجنيه - 3

الشكل 8. محتويات نظام مصمم النظام الأساسي لـ P-Tile Avalon-ST مع SR-IOV لـ PCI Express 2×8 Design Example

إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Exampجنيه - 4

دليل البدء السريع

باستخدام برنامج Intel Quartus Prime، يمكنك إنشاء تصميم I/O (PIO) مبرمج على سبيل المثالampلو لـ Intel FPGA P-Tile Avalon-ST Hard IP لـ PCI Express* IP core. التصميم الذي تم إنشاؤه على سبيل المثالampيعكس le المعلمات التي تحددها. المكتب الإعلامي السابقampينقل البيانات من المعالج المضيف إلى الجهاز المستهدف. إنه مناسب لتطبيقات النطاق الترددي المنخفض. هذا التصميم السابقampيقوم le تلقائيًا بإنشاء ملف fileمن الضروري المحاكاة والتجميع في برنامج Intel Quartus Prime. يمكنك تنزيل التصميم المجمع إلى مجلس تطوير FPGA الخاص بك. للتنزيل على أجهزة مخصصة، قم بتحديث إعدادات Intel Quartus Prime File (.qsf) مع تعيينات الدبوس الصحيحة. الشكل 9. خطوات التطوير لمثال التصميمample

إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Exampجنيه - 9

شركة إنتل. كل الحقوق محفوظة. تعد Intel وشعار Intel وعلامات Intel الأخرى علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات. * قد تكون الأسماء والعلامات التجارية الأخرى مملوكة لآخرين.
تم تسجيل ISO 9001: 2015
2.1. هيكل الدليل
الشكل 10. هيكل الدليل للتصميم الذي تم إنشاؤه على سبيل المثالample

إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Exampجنيه - 10

2.2. توليد التصميم السابقample
الشكل 11. الإجراء

إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Exampجنيه - 11

  1. في برنامج Intel Quartus Prime Pro Edition، قم بإنشاء مشروع جديد (File ➤ معالج المشروع الجديد).
  2. حدد الدليل والاسم والكيان ذو المستوى الأعلى.
  3. بالنسبة لنوع المشروع، اقبل القيمة الافتراضية، مشروع فارغ. انقر فوق {التالي.
  4. لاضافة Fileانقر فوق التالي.
  5. بالنسبة إلى إعدادات العائلة والجهاز واللوحة ضمن العائلة، حدد Intel Agilex أو Intel Stratix 10.
  6. إذا قمت بتحديد Intel Stratix 10 في الخطوة الأخيرة، فحدد Stratix 10 DX في القائمة المنسدلة "الجهاز".
  7. حدد الجهاز المستهدف لتصميمك.
  8. انقر فوق "إنهاء".
  9. في كتالوج IP، حدد موقع Intel P-Tile Avalon-ST Hard IP وأضفه لـ PCI Express.
  10. في مربع الحوار New IP Variant، حدد اسمًا لـ IP الخاص بك. انقر فوق إنشاء.
  11. في علامتي التبويب إعدادات المستوى الأعلى وإعدادات PCIe*، حدد المعلمات الخاصة بتنوع عنوان IP الخاص بك. إذا كنت تستخدم تصميم SR-IOV على سبيل المثالampإذا، قم بالخطوات التالية لتمكين SR-IOV:
    أ. في علامة التبويب جهاز PCIe* ضمن علامة التبويب PCIe* PCI Express / PCI Capabilities، حدد المربع تمكين وظائف فعلية متعددة.
    ب. في علامة التبويب إعدادات نظام PCIe* Multifunction وSR-IOV، حدد المربع تمكين دعم SR-IOV وحدد عدد PFs وVFs. بالنسبة لتكوينات x8، حدد المربعين تمكين وظائف فعلية متعددة وتمكين دعم SR-IOV لكل من علامتي التبويب PCIe0 وPCIe1.
    ج. في علامة التبويب PCIe* MSI-X ضمن علامة التبويب PCIe* PCI Express / PCI Capabilities، قم بتمكين ميزة MSI-X كما هو مطلوب.
    د. في علامة التبويب PCIe* Base Address Registers، قم بتمكين BAR0 لكل من PF وVF.
    ه. إعدادات المعلمة الأخرى غير مدعومة لهذا التصميم على سبيل المثالampليه.
  12. على السابقينampفي علامة التبويب "التصميمات"، قم بإجراء التحديدات التالية:
    أ. على سبيل المثالampتصميم Fileقم بتشغيل خيارات المحاكاة والتوليف.
    إذا كنت لا تحتاج إلى هذه المحاكاة أو التوليف files، يؤدي ترك الخيار (الخيارات) المقابلة في وضع إيقاف التشغيل إلى تقليل الخيار السابق بشكل كبيرampوقت إنشاء التصميم.
    ب. بالنسبة لتنسيق HDL المُنشأ، يتوفر Verilog فقط في الإصدار الحالي.
    ج. بالنسبة لمجموعة تطوير الأهداف، حدد إما مجموعة تطوير Intel Stratix 10 DX P-Tile ES1 FPGA، أو مجموعة تطوير Intel Stratix 10 DX P-Tile Production FPGA أو مجموعة تطوير Intel Agilex F-Series P-Tile ES0 FPGA.
    13. حدد إنشاء مثالampلو ديزاين لإنشاء تصميم سابقampيمكنك محاكاته وتنزيله على الأجهزة. إذا قمت بتحديد إحدى لوحات تطوير P-Tile، فسيقوم الجهاز الموجود على تلك اللوحة بالكتابة فوق الجهاز المحدد مسبقًا في مشروع Intel Quartus Prime إذا كانت الأجهزة مختلفة. عندما يطلب منك الموجه تحديد الدليل الخاص بحبيبتك السابقةample design، يمكنك قبول الدليل الافتراضي، ./intel_pcie_ptile_ast_0_example_design، أو اختر دليلاً آخر.
    الشكل 12. Exampعلامة تبويب التصاميم
    إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Exampجنيه - 12
  13. انقر فوق إنهاء. يمكنك حفظ .ip الخاص بك file عند المطالبة، ولكن ليس من الضروري أن تكون قادرًا على استخدام السابقampالتصميم.
  14. افتح exampمشروع تصميم لو.
  15. تجميع السابقينampمشروع تصميم لو لتوليد .sof file للسابق الكاملampالتصميم لو. هذا file هو ما تقوم بتنزيله على اللوحة لإجراء التحقق من الأجهزة.
  16. أغلق شريكك السابقampمشروع تصميم لو.
    لاحظ أنه لا يمكنك تغيير تخصيصات دبوس PCIe في مشروع Intel Quartus Prime. ومع ذلك، لتسهيل توجيه ثنائي الفينيل متعدد الكلور، يمكنك اتخاذ خطوة متقدمةtage من ميزات عكس المسار وانعكاس القطبية التي يدعمها عنوان IP هذا.

2.3 محاكاة مثال التصميمample
يتضمن إعداد المحاكاة استخدام النموذج الوظيفي لناقل المنفذ الجذر (BFM) لممارسة P-tile Avalon Streaming IP لـ PCIe (DUT) كما هو موضح في ما يلي
شكل.
الشكل 13. تصميم PIO السابقينampلو محاكاة منضدة الاختبار

إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Exampجنيه - 13

لمزيد من التفاصيل حول منضدة الاختبار والوحدات النمطية الموجودة فيه، راجع منضدة الاختبار في الصفحة 15.
يوضح الرسم البياني التالي خطوات محاكاة التصميم على سبيل المثالampعلى:
الشكل 14. إجراء

إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Exampجنيه - 14

  1.  التغيير إلى دليل محاكاة testbench، / بكيي_ed_tb/بكيي_ed_tb/سيم/ /simulator.
  2. قم بتشغيل البرنامج النصي للمحاكاة للمحاكي الذي تختاره. الرجوع إلى الجدول أدناه.
  3. تحليل النتائج.

ملحوظة: لا يدعم P-Tile عمليات محاكاة PIPE المتوازية.
الجدول 1. خطوات تشغيل المحاكاة

محاكي عمل اخراجي تعليمات
ModelSim* SE، Siemens* EDA QuestaSim*- إصدار Intel FPGA <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/ 1. قم باستدعاء vsim (عن طريق كتابة vsim، مما يؤدي إلى ظهور نافذة وحدة التحكم حيث يمكنك تشغيل الأوامر التالية).
2. قم بعمل msim_setup.tcl
ملاحظة: بدلاً من ذلك، بدلاً من تنفيذ الخطوتين 1 و2، يمكنك كتابة: vsim -c -do msim_setup.tcl.
3.ld_debug
4. تشغيل الكل
5. تنتهي المحاكاة الناجحة بالرسالة التالية، "توقفت المحاكاة بسبب إكمالها بنجاح!"
VCS * <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs 1. اكتب sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=””
تابع…
محاكي عمل اخراجي تعليمات
    ملحوظة: الأمر أعلاه هو أمر من سطر واحد.
2. تنتهي المحاكاة الناجحة بالرسالة التالية، "توقفت المحاكاة بسبب إكمالها بنجاح!"
ملاحظة: لتشغيل محاكاة في الوضع التفاعلي، استخدم الخطوات التالية: (إذا قمت بالفعل بإنشاء simv قابل للتنفيذ في الوضع غير التفاعلي، فاحذف simv وsimv.diadir)
1. افتح vcs_setup.sh file وأضف خيار تصحيح إلى أمر VCS: vcs -debug_access+r
2. قم بتجميع التصميم السابقample: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\uniq_prior_final” SKIP_SIM=1
3. ابدأ المحاكاة في الوضع التفاعلي:
سيمف - واجهة المستخدم الرسومية &

يحاكي مقعد الاختبار هذا ما يصل إلى متغير Gen4 x16.
تفيد تقارير المحاكاة "توقفت المحاكاة بسبب الإكمال الناجح" في حالة عدم حدوث أي أخطاء.
2.3.1. اختبار مقاعد البدلاء
يستخدم testbench وحدة برنامج تشغيل الاختبار، altpcietb_bfm_rp_gen4_x16.sv، لبدء معاملات التكوين والذاكرة. عند بدء التشغيل، تعرض وحدة برنامج تشغيل الاختبار معلومات من سجلات مساحة تكوين نقطة النهاية والمنفذ الجذر، بحيث يمكنك الارتباط بالمعلمات التي حددتها باستخدام محرر المعلمات.
السابقampيتم إنشاء التصميم وtestbench ديناميكيًا بناءً على التكوين الذي تختاره لـ P-Tile IP لـ PCIe. يستخدم testbench المعلمات التي تحددها في محرر المعلمات في Intel Quartus Prime. يحاكي اختبار الاختبار هذا ما يصل إلى رابط PCI Express ×16 باستخدام واجهة PCI Express التسلسلية. يسمح تصميم testbench بمحاكاة أكثر من رابط PCI Express في المرة الواحدة. ويعرض الشكل التالي مستوى عال view من تصميم PIO على سبيل المثالampليه.
الشكل 15. تصميم PIO السابقينampلو محاكاة منضدة الاختبار

إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Exampجنيه - 15

يقوم المستوى الأعلى من منصة الاختبار بإنشاء مثيل للوحدات الرئيسية التالية:

  • altpcietb_bfm_rp_gen4x16.sv — هذا هو منفذ PCIe BFM لمنفذ الجذر.
    //مسار الدليل
    /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
    pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /سيم
  • pcie_ed_dut.ip: هذا هو تصميم نقطة النهاية مع المعلمات التي تحددها.
    //مسار الدليل
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
  • pcie_ed_pio0.ip: هذه الوحدة هي الهدف والبادئ للمعاملات لتصميم PIO على سبيل المثالampليه.
    //مسار الدليل
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
  • pcie_ed_sriov0.ip: هذه الوحدة هي الهدف والبادئ للمعاملات لتصميم SR-IOV على سبيل المثالampليه.
    //مسار الدليل
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

الشكل 16. تصميم SR-IOV السابقampلو محاكاة منضدة الاختبار

إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Exampجنيه - 16

بالإضافة إلى ذلك، لدى منصة الاختبار إجراءات تؤدي المهام التالية:

  • يقوم بإنشاء الساعة المرجعية لنقطة النهاية بالتردد المطلوب.
  • يوفر إعادة تعيين PCI Express عند بدء التشغيل.

لمزيد من التفاصيل حول Root Port BFM، راجع فصل TestBench من Intel FPGA P-Tile Avalon Stream IP لدليل مستخدم PCI Express.
معلومات ذات صلة
Intel FPGA P-Tile Avalon دفق IP لدليل مستخدم PCI Express
2.3.1.1. وحدة اختبار السائق
تعمل وحدة برنامج التشغيل الاختبارية، intel_pcie_ptile_tbed_hwtcl.v، على إنشاء مثيل للمستوى الأعلى من BFM,altpcietb_bfm_top_rp.v.
يقوم آلية تلقي اقتراحات المستفيدين وملاحظاتهم وشكاويهم ذات المستوى الأعلى بإكمال المهام التالية:

  1. يقوم بإنشاء مثيل للسائق والشاشة.
  2. إنشاء مثيل لمنفذ الجذر BFM.
  3. إنشاء مثيل للواجهة التسلسلية.

تقوم وحدة التكوين، altpcietb_g3bfm_configure.v، بتنفيذ المهام التالية:

  1. تكوين وتعيين أشرطة.
  2. تكوين المنفذ الجذر ونقطة النهاية.
  3. يعرض إعدادات مساحة التكوين الشاملة وBAR وMSI وMSI-X وAER.

2.3.1.2. تصميم PIO السابقينampلو Testbench

يوضح الشكل أدناه تصميم PIO على سبيل المثالampلو محاكاة التصميم الهرمي. اختبارات تصميم PIO على سبيل المثالampيتم تعريف le مع تعيين المعلمة apps_type_hwtcl على
3. يتم تعريف الاختبارات التي يتم إجراؤها ضمن قيمة المعلمة هذه في ebfm_cfg_rp_ep_rootport وfind_mem_bar وdownstream_loop.
الشكل 17. تصميم PIO السابقampلو محاكاة التصميم الهرمي

إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Exampجنيه - 17

يبدأ testbench بتدريب الارتباط ثم يصل إلى مساحة تكوين IP للتعداد. مهمة تسمى downstream_loop (المحددة في منفذ الجذر
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) ثم يقوم بإجراء اختبار ارتباط PCIe. يتكون هذا الاختبار من الخطوات التالية:

  1. قم بإصدار أمر الكتابة في الذاكرة لكتابة كلمة واحدة من البيانات في الذاكرة الموجودة على الشريحة خلف نقطة النهاية.
  2. قم بإصدار أمر قراءة الذاكرة لقراءة البيانات من الذاكرة الموجودة على الشريحة.
  3. قارن بيانات القراءة مع بيانات الكتابة. إذا كانت متطابقة، فإن الاختبار يحسب ذلك بمثابة تمريرة.
  4. كرر الخطوات 1 و2 و3 لمدة 10 تكرارات.

أول كتابة للذاكرة تتم حوالي 219 عامًا. وتليها قراءة الذاكرة في واجهة Avalon-ST RX الخاصة بـ P-tile Hard IP لـ PCIe. يظهر إكمال TLP بعد وقت قصير من طلب قراءة الذاكرة في واجهة Avalon-ST TX.
2.3.1.3. تصميم SR-IOV السابقampلو Testbench
يوضح الشكل أدناه تصميم SR-IOV على سبيل المثالampلو محاكاة التصميم الهرمي. اختبارات تصميم SR-IOV على سبيل المثالampيتم تنفيذها بواسطة المهمة المسماة sriov_test،
والذي تم تعريفه في altpcietb_bfm_cfbp.sv.
الشكل 18. تصميم SR-IOV السابقampلو محاكاة التصميم الهرمي

إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Exampجنيه - 18

يدعم اختبار SR-IOV ما يصل إلى وظيفتين ماديتين (PFs) و32 وظيفة افتراضية (VFs) لكل PF.
يبدأ testbench بتدريب الارتباط ثم يصل إلى مساحة تكوين IP للتعداد. وبعد ذلك يقوم بالخطوات التالية:

  1. أرسل طلب كتابة للذاكرة إلى PF متبوعًا بطلب قراءة للذاكرة لإعادة قراءة نفس البيانات للمقارنة. إذا كانت بيانات القراءة تتطابق مع بيانات الكتابة، فهي كذلك
    تمريرة. يتم إجراء هذا الاختبار بواسطة المهمة المسماة my_test (المحددة في altpcietb_bfm_cfbp.v). يتم تكرار هذا الاختبار مرتين لكل PF.
  2. أرسل طلب كتابة للذاكرة إلى VF متبوعًا بطلب قراءة للذاكرة لإعادة قراءة نفس البيانات للمقارنة. إذا كانت بيانات القراءة تتطابق مع بيانات الكتابة، فهي كذلك
    تمريرة. يتم إجراء هذا الاختبار بواسطة المهمة المسماة cfbp_target_test (المحددة في altpcietb_bfm_cfbp.v). يتم تكرار هذا الاختبار لكل VF.

أول كتابة للذاكرة تتم حوالي 263 لنا. وتليها قراءة الذاكرة في واجهة Avalon-ST RX لـ PF0 الخاصة بـ P-tile Hard IP لـ PCIe. يظهر إكمال TLP بعد وقت قصير من طلب قراءة الذاكرة في واجهة Avalon-ST TX.
2.4. تجميع التصميم السابقample

  1. انتقل إلى /intel_pcie_ptile_ast_0_example_design/ وافتح pcie_ed.qpf.
  2. إذا قمت بتحديد أي من مجموعتي التطوير التاليتين، فسيتم تضمين الإعدادات المتعلقة بـ VID في ملف .qsf file من التصميم الذي تم إنشاؤه على سبيل المثالample، ولا يُطلب منك إضافتها يدويًا. لاحظ أن هذه الإعدادات خاصة باللوحة.
    • مجموعة تطوير Intel Stratix 10 DX P-Tile ES1 FPGA
    • مجموعة تطوير Intel Stratix 10 DX P-Tile Production FPGA
    • مجموعة تطوير Intel Agilex F-Series P-Tile ES0 FPGA
  3. في قائمة المعالجة، حدد بدء التحويل البرمجي.

2.5. تثبيت برنامج تشغيل Linux Kernel

قبل أن تتمكن من اختبار التصميم على سبيل المثالampإذا كنت في الأجهزة، فيجب عليك تثبيت Linux kernel
سائق. يمكنك استخدام برنامج التشغيل هذا لإجراء الاختبارات التالية:
• اختبار رابط PCIe الذي يقوم بإجراء 100 عملية كتابة وقراءة
• مساحة الذاكرة DWORD
يقرأ ويكتب
• مساحة التكوين DWORD للقراءة والكتابة
(1)
بالإضافة إلى ذلك، يمكنك استخدام برنامج التشغيل لتغيير قيمة المعلمات التالية:
• الشريط المستخدم
• الجهاز المحدد (من خلال تحديد أرقام الناقل والجهاز والوظيفة (BDF) له
الجهاز)
أكمل الخطوات التالية لتثبيت برنامج تشغيل kernel:

  1. انتقل إلى ./software/kernel/linux ضمن الملف السابقampدليل توليد التصميم.
  2. قم بتغيير أذونات التثبيت والتحميل والإلغاء files:
    $ chmod 777 تثبيت تحميل تفريغ
  3. قم بتثبيت برنامج التشغيل:
    $ سودو ./تثبيت
  4. التحقق من تثبيت برنامج التشغيل:
    $لسمود | grep intel_fpga_pcie_drv
    النتيجة المتوقعة:
    intel_fpga_pcie_drv 17792 0
  5. تأكد من أن Linux يتعرف على تصميم PCIe على سبيل المثالampعلى:
    $ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
    ملحوظة: إذا قمت بتغيير معرف البائع، فاستبدل معرف البائع الجديد بمعرف Intel
    معرف البائع في هذا الأمر.
    النتيجة المتوقعة:
    برنامج تشغيل Kernel قيد الاستخدام: intel_fpga_pcie_drv

2.6. تشغيل التصميم السابقample
فيما يلي عمليات الاختبار التي يمكنك إجراؤها على تصميم P-Tile Avalon-ST PCIe على سبيل المثالampليه:

  1. في دليل المستخدم هذا، تحمل المصطلحات word وDWORD وQWORD نفس المعنى الموجود في المواصفات الأساسية لـ PCI Express. الكلمة مكونة من 16 بت، وDWORD مكونة من 32 بت، وQWORD مكونة من 64 بت.

جدول 2. عمليات الاختبار المدعومة بواسطة P-Tile Avalon-ST PCIe Design Exampليه

 العمليات  شريط مطلوب مدعوم من P-Tile Avalon-ST PCIe Design Example
0: اختبار الارتباط – 100 كتابة وقراءة 0 نعم
1: كتابة مساحة الذاكرة 0 نعم
2: قراءة مساحة الذاكرة 0 نعم
3: كتابة مساحة التكوين غير متاح نعم
4: قراءة مساحة التكوين غير متاح نعم
5: تغيير الشريط غير متاح نعم
6: تغيير الجهاز غير متاح نعم
7: تمكين SR-IOV غير متاح نعم (*)
8: قم بإجراء اختبار الارتباط لكل وظيفة افتراضية ممكّنة تخص الجهاز الحالي  غير متاح  نعم (*)
9: تنفيذ DMA غير متاح لا
10: قم بإنهاء البرنامج غير متاح نعم

ملاحظة: (*) تتوفر عمليات الاختبار هذه فقط عندما يكون تصميم SR-IOV على سبيل المثالampتم تحديد لو.
2.6.1. تشغيل تصميم PIO Example

  1. انتقل إلى ./software/user/exampلو تحت التصميم السابقampدليل لو.
  2. تجميع التصميم السابقampالتطبيق لو:
    $صنع
  3. قم بإجراء الاختبار:
    $ sudo ./intel_fpga_pcie_link_test
    يمكنك تشغيل اختبار ارتباط Intel FPGA IP PCIe في الوضع اليدوي أو التلقائي. اختر من:
    • في الوضع التلقائي، يقوم التطبيق تلقائيا بتحديد الجهاز. يحدد الاختبار جهاز Intel PCIe الذي يتمتع بأقل BDF من خلال مطابقة معرف البائع.
    يحدد الاختبار أيضًا أدنى شريط متاح.
    • في الوضع اليدوي، يستعلمك الاختبار عن الناقل والجهاز ورقم الوظيفة والشريط.
    بالنسبة إلى Intel Stratix 10 DX أو Intel Agilex Development Kit، يمكنك تحديد
    BDF عن طريق كتابة الأمر التالي:
    $ lspci -د 1172:
    4. هنا قampالنصوص الخاصة بالأوضاع التلقائية واليدوية:
    الوضع التلقائي:

إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Exampجنيه - 19إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Exampجنيه - 20

الوضع اليدوي:

إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Exampجنيه - 21

معلومات ذات صلة
مفتش رابط PCIe انتهىview
استخدم PCIe Link Inspector لمراقبة الارتباط في الطبقات المادية وطبقات ارتباط البيانات والمعاملات.
2.6.2. تشغيل تصميم SR-IOV Example

فيما يلي خطوات اختبار تصميم SR-IOV على سبيل المثالampلو على الأجهزة:

  1. قم بتشغيل اختبار ارتباط Intel FPGA IP PCIe عن طريق تشغيل الأمر sudo ./
    الأمر intel_fpga_pcie_link_test ثم حدد الخيار 1:
    حدد جهازًا يدويًا.
  2. أدخل BDF الخاص بالوظيفة الفعلية التي تم تخصيص الوظائف الافتراضية لها.
  3. أدخل الشريط "0" للمتابعة إلى قائمة الاختبار.
  4. أدخل الخيار 7 لتمكين SR-IOV للجهاز الحالي.
  5. أدخل عدد الوظائف الافتراضية المطلوب تمكينها للجهاز الحالي.
    إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Exampجنيه - 22
  6. أدخل الخيار 8 لإجراء اختبار الارتباط لكل وظيفة افتراضية ممكّنة مخصصة للوظيفة الفعلية. سيقوم تطبيق اختبار الارتباط بإجراء 100 عملية كتابة للذاكرة باستخدام كلمة واحدة من البيانات لكل منها ثم قراءة البيانات مرة أخرى للتحقق منها. سيقوم التطبيق بطباعة عدد الوظائف الافتراضية التي فشلت في اختبار الارتباط في نهاية الاختبار.
    إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Exampجنيه - 237. في المحطة الجديدة، قم بتشغيل lspci –d 1172: | الأمر grep -c "Altera" للتحقق من تعداد PFs وVFs. والنتيجة المتوقعة هي مجموع عدد الوظائف المادية وعدد الوظائف الافتراضية.

إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Exampجنيه - 24

P-tile Avalon Streaming IP لتصميم PCI Express

Example أرشيف دليل المستخدم

إصدار Intel Quartus Prime دليل المستخدم
21.2 P-tile Avalon Streaming IP لتصميم PCI Express Example دليل المستخدم
20.3 P-tile Avalon Streaming IP لتصميم PCI Express Example دليل المستخدم
20.2 P-tile Avalon Streaming IP لتصميم PCI Express Example دليل المستخدم
20.1 P-tile Avalon Streaming IP لتصميم PCI Express Example دليل المستخدم
19.4 P-tile Avalon Streaming IP لتصميم PCI Express Example دليل المستخدم
19.1.1 P-tile Avalon Streaming IP لتصميم PCI Express Example دليل المستخدم

شركة إنتل. كل الحقوق محفوظة. تعد Intel وشعار Intel وعلامات Intel الأخرى علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات. * قد تكون الأسماء والعلامات التجارية الأخرى مملوكة لآخرين.
ايزو
9001:2015
مسجل

سجل مراجعة المستندات لجهاز Intel P-Tile Avalon

دفق IP الثابت لتصميم PCIe Example دليل المستخدم

نسخة الوثيقة إصدار Intel Quartus Prime إصدار IP التغييرات
2021.10.04 21.3 6.0.0 تم تغيير التكوينات المدعومة لتصميم SR-IOV على سبيل المثالample من Gen3 x16 EP وGen4 x16 EP إلى Gen3 x8 EP وGen4 x8 EP في الوصف الوظيفي لتصميم المحاكاة الافتراضية للإدخال/الإخراج (SR-IOV) ذو الجذر الواحدampقسم لو.
تمت إضافة الدعم لمجموعة أدوات تطوير FPGA لإنتاج بلاط Intel Stratix 10 DX P إلى إنشاء نموذج التصميمampقسم لو.
2021.07.01 21.2 5.0.0 تمت إزالة أشكال موجية المحاكاة لتصميم PIO وSR-IOV على سبيل المثالampليه من القسم محاكاة التصميم السابقampليه.
تم تحديث الأمر لعرض BDF في القسم
تشغيل تصميم PIO Exampليه.
2020.10.05 20.3 3.1.0 تمت إزالة قسم السجلات منذ تصميم Avalon Streaming على سبيل المثالampليس لديهم سجل التحكم.
2020.07.10 20.2 3.0.0 تمت إضافة أشكال موجية للمحاكاة وأوصاف حالة الاختبار وأوصاف نتائج الاختبار للتصميم على سبيل المثالampليز.
تمت إضافة تعليمات المحاكاة لمحاكي ModelSim إلى Simulation the Design Exampقسم لو.
2020.05.07 20.1 2.0.0 تم تحديث عنوان المستند إلى عنوان IP المتدفق لـ Intel FPGA P-Tile Avalon لـ PCI Express Design Exampدليل المستخدم لتلبية إرشادات التسمية القانونية الجديدة.
تم تحديث أمر محاكاة الوضع التفاعلي VCS.
2019.12.16 19.4 1.1.0 تمت إضافة تصميم SR-IOV على سبيل المثالampلو الوصف.
2019.11.13 19.3 1.0.0 تمت إضافة Gen4 x8 Endpoint وGen3 x8 Endpoint إلى قائمة التكوينات المدعومة.
2019.05.03 19.1.1 1.0.0 الإصدار الأولي.

شركة إنتل. كل الحقوق محفوظة. تعد Intel وشعار Intel وعلامات Intel الأخرى علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات. * قد تكون الأسماء والعلامات التجارية الأخرى مملوكة لآخرين.
ايزو
9001:2015
مسجل

شعار انتلرمز نسخة على الانترنت
إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Exampلو - أيقونة إرسال التعليقات
المعرف: 683038
يو جي-20234
الإصدار: 2021.10.04

المستندات / الموارد

إنتل FPGA P-Tile Avalon Streaming IP لـ PCI Express Design Example [بي دي اف] دليل المستخدم
FPGA P-Tile، Avalon Streaming IP لتصميم PCI Express Example، FPGA P-Tile Avalon Streaming IP لتصميم PCI Express Example، FPGA P-Tile Avalon Streaming IP

مراجع

منشورات ذات صلة

اترك تعليقا

لن يتم نشر عنوان بريدك الإلكتروني. تم وضع علامة على الحقول المطلوبة *