Microsemi SmartFusion2 FPGA Fabric DDR 控制器配置用戶指南
介紹
SmartFusion2 FPGA 有兩個嵌入式 DDR 控制器——一個可通過 MSS (MDDR) 訪問，另一個用於從 FPGA Fabric (FDDR) 直接訪問。 MDDR 和 FDDR 都控製片外 DDR 存儲器。
要完全配置 Fabric DDR 控制器，您必須：
- 使用 Fabric External Memory DDR Controller Configurator 配置 DDR 控制器，選擇其數據路徑總線接口（AXI 或 AHBLite），並選擇 DDR 時鐘頻率和結構數據路徑時鐘頻率。
- 設置 DDR 控制器寄存器的寄存器值以匹配您的外部 DDR 存儲器特性。
- 將 Fabric DDR 實例化為用戶應用程序的一部分並建立數據路徑連接。
- 按照外設初始化解決方案的定義連接 DDR 控制器的 APB 配置接口。
結構外部存儲器 DDR 控制器配置器
結構外部存儲器 DDR (FDDR) 配置器用於為結構 DDR 控制器配置整體數據路徑和外部 DDR 存儲器參數。
圖 1-1 • FDDR 配置器結束view
記憶體設定
使用內存設置在 MDDR 中配置內存選項。
- 記憶體型 – LPDDR、DDR2 或 DDR3
- 數據寬度 – 32 位、16 位或 8 位
- 時鐘頻率 – 20 MHz 至 333 MHz 範圍內的任何值（小數/小數）
- SECDED 啟用 ECC – 開或關
- 地址映射 – {行，銀行，列}，{銀行，行，列}
結構接口設置
FPGA 架構接口 – 這是 FDDR 和 FPGA 設計之間的數據接口。 由於 FDDR 是一個內存控制器，它旨在成為 AXI 或 AHB 總線上的從屬設備。 總線的主控器啟動總線事務，這些事務又被 FDDR 解釋為內存事務並傳送到片外 DDR 存儲器。 FDDR 架構接口選項是：
- 使用 AXI-64 接口——一個主機通過 64 位 AXI 接口訪問 FDDR。
- 使用單個 AHB-32 接口——一個主機通過單個 32 位 AHB 接口訪問 FDDR。
- 使用兩個 AHB-32 接口——兩個主機使用兩個 32 位 AHB 接口訪問 FDDR。
FPGA 時鐘分頻器 – 指定 DDR 控制器時鐘 (CLK_FDDR) 和控制結構接口的時鐘 (CLK_FIC64) 之間的頻率比。 CLK_FIC64 頻率應等於連接到 FDDR AHB/AXI 總線接口的 AHB/AXI 子系統的頻率。 對於前amp例如，如果您有一個以 200 MHz 運行的 DDR RAM，而您的 Fabric/AXI 子系統以 100 MHz 運行，則必須選擇一個除數 2（圖 1-2）。
圖 1-2 • Fabric 接口設置 – AXI 接口和 FDDR 時鐘分頻器協議
使用布料 鎖相環 鎖 – 如果 CLK_BASE 來自架構 CCC，您可以將架構 CCC LOCK 輸出連接到 FDDR FAB_PLL_LOCK 輸入。 CLK_BASE 在 Fabric CCC 鎖定之前不穩定。 因此，Microsemi 建議您將 FDDR 保持在復位狀態（即斷言 CORE_RESET_N 輸入），直到 CLK_BASE 穩定為止。 Fabric CCC 的 LOCK 輸出表明 Fabric CCC 輸出時鐘穩定。 通過選中 Use FAB_PLL_LOCK 選項，您可以公開 FDDR 的 FAB_PLL_LOCK 輸入端口。 然後，您可以將 Fabric CCC 的 LOCK 輸出連接到 FDDR 的 FAB_PLL_LOCK 輸入。
IO驅動強度
為您的 DDR I/O 選擇以下驅動強度之一：
- 半驅動強度
- 全驅動強度
根據您的 DDR 內存類型和您選擇的 I/O 強度，Libero SoC 為您的 FDDR 系統設置 DDR I/O 標準如下：
| DDR內存類型 | 半驅動強度 | 全驅動強度 |
| DDR3 | SSTL15I | SSTL15II |
| DDR2 | SSTL18I | SSTL18II |
| LPDDR | LPDRI | LPDRII |
啟用中斷
FDDR 能夠在滿足某些預定義條件時引發中斷。 如果您想在您的應用程序中使用這些中斷，請選中 FDDR 配置器中的啟用中斷。
這會暴露 FDDR 實例上的中斷信號。 您可以根據設計需要連接這些中斷信號。 以下中斷信號及其前提條件可用：
- FIC_INT – 當Master和FDDR之間的交易出現錯誤時產生
- IO_CAL_INT – 使您能夠通過 APB 配置接口寫入 DDR 控制器寄存器來重新校準 DDR I/O。 校準完成後，將引發此中斷。 有關 I/O 重新校準的詳細信息，請參閱 Microsemi SmartFusion2 用戶指南。
- PLL_LOCK_INT – 表示 FDDR FPLL 已經鎖定
- PLL_LOCKLOST_INT – 指示 FDDR FPLL 已失去鎖定
- FDDR_ECC_INT – 表示檢測到一位或兩位錯誤
架構時鐘頻率
時鐘頻率計算基於您當前的時鐘頻率和時鐘分頻器，以 MHz 顯示。
結構時鐘頻率（以 MHz 為單位）= 時鐘頻率 / CLOCK 除數
記憶體頻寬
內存帶寬計算基於您當前的時鐘頻率值（以 Mbps 為單位）。
內存帶寬（以 Mbps 為單位）= 2 * 時鐘頻率
總帶寬
基於當前時鐘頻率、數據寬度和時鐘除數的總帶寬計算，以 Mbps 為單位。
總帶寬（以 Mbps 為單位）=（2 * 時鐘頻率 * 數據寬度）/ CLOCK 除數
FDDR 控制器配置
當您使用 Fabric DDR 控制器訪問外部 DDR 內存時，必須在運行時配置 DDR 控制器。 這是通過將配置數據寫入專用 DDR 控制器配置寄存器來完成的。 此配置數據取決於外部 DDR 存儲器和您的應用程序的特性。 本節介紹如何在 FDDR 控制器配置器中輸入這些配置參數，以及如何將配置數據作為整體外設初始化解決方案的一部分進行管理。 有關外設初始化解決方案的詳細信息，請參閱外設初始化用戶指南。
架構 DDR 控制寄存器
Fabric DDR 控制器有一組需要在運行時配置的寄存器。 這些寄存器的配置值代表不同的參數（例如ample、DDR 模式、PHY 寬度、突發模式、ECC 等）。 有關 DDR 控制器配置寄存器的詳細信息，請參閱 Microsemi SmartFusion2 用戶指南。
結構 DDR 寄存器配置
使用 Memory Initialization（圖 2-1）和 Memory Timing（圖 2-2）選項卡輸入與您的 DDR 內存和應用相對應的參數。 您在這些選項卡中輸入的值會自動轉換為適當的寄存器值。 當您單擊特定參數時，其對應的寄存器將在寄存器描述窗口（第 1 頁的圖 1-4）中進行描述。
圖 2-1 • FDDR 配置——內存初始化選項卡
圖 2-2 • FDDR 配置——內存時序選項卡
導入 DDR 配置 Files
除了使用 Memory Initialization 和 Timing 選項卡輸入 DDR Memory 參數外，您還可以從 file. 為此，請單擊“導入配置”按鈕並導航到文本 file 包含 DDR 寄存器名稱和值。 圖 2-3 顯示了導入配置語法。
圖 2-3 • DDR 寄存器配置 File 句法
筆記： 如果您選擇導入寄存器值而不是使用 GUI 輸入它們，則必須指定所有必要的寄存器值。 有關詳細信息，請參閱 SmartFusion2 用戶指南
導出 DDR 配置 Files
也可以將當前寄存器配置數據導出為文本 file。這 file 將包含您導入的寄存器值（如果有）以及根據您在此對話框中輸入的 GUI 參數計算的值。
如果要撤消對 DDR 寄存器配置所做的更改，可以使用 Restore Default 來完成。 這將刪除所有寄存器配置數據，您必須重新導入或重新輸入該數據。 數據被重置為硬件重置值。
生成的數據
單擊“確定”以生成配置。 根據您在 General、Memory Timing 和 Memory Initialization 選項卡中的輸入，FDDR Configurator 計算所有 DDR 配置寄存器的值並將這些值導出到您的固件項目和仿真中 file秒。 出口的 file 語法如圖 2-4 所示。
圖 2-4 • 導出的 DDR 寄存器配置 File 句法
韌體
當您生成 SmartDesign 時，以下內容 file在 /firmware/drivers_config/sys_config 目錄中生成。 這些 fileCMSIS 固件內核需要 s 才能正確編譯並包含有關您當前設計的信息，包括 MSS 的外設配置數據和時鐘配置信息。 不要編輯這些 file這是手動的，因為每次重新生成根設計時都會重新創建它們。
- 系統配置文件
- 系統配置.h
- sys_config_mddr_define.h – MDDR 配置數據。
- sys_config_fddr_define.h——FDDR 配置數據。
- sys_config_mss_clocks.h – MSS 時鐘配置
模擬
當您生成與您的 MSS 關聯的 SmartDesign 時，以下模擬 file在/simulation目錄下生成：
- 測試.bfm – 頂級 BFM file 這是在任何運行 SmartFusion2 MSS Cortex-M3 處理器的模擬期間首先執行的。 它按順序執行 peripheral_init.bfm 和 user.bfm。
- 外設_init.bfm – 包含在您進入 main() 過程之前模擬在 Cortex-M3 上運行的 CMSIS::SystemInit() 函數的 BFM 過程。 它將設計中使用的任何外設的配置數據複製到正確的外設配置寄存器，然後等待所有外設準備就緒，然後斷言用戶可以使用這些外設。
- FDDR_init.bfm – 包含 BFM 寫入命令，模擬將您輸入（使用編輯寄存器對話框）的結構 DDR 配置寄存器數據寫入 DDR 控制器寄存器。
- 用戶.bfm – 用於用戶命令。 您可以通過在此添加自己的 BFM 命令來模擬數據路徑 file. 在此命令 file 將在 peripheral_init.bfm 完成後執行。
使用 files 以上，配置路徑是自動模擬的。 你只需要編輯 user.bfm file 模擬數據路徑。 不要編輯 test.bfm、peripheral_init.bfm 或 MDDR_init.bfm file就像這些 file每次重新生成根設計時都會重新創建 s。
架構 DDR 配置路徑
外設初始化解決方案要求，除了指定結構 DDR 配置寄存器值之外，您還需要在 MSS (FIC_2) 中配置 APB 配置數據路徑。 SystemInit() 函數通過 FIC_2 APB 接口將數據寫入 FDDR 配置寄存器。
筆記： 如果您使用的是 System Builder，則會自動設置和連接配置路徑。
圖 2-5 • FIC_2 配置器結束view
配置 FIC_2 接口：
- 從 MSS 配置器打開 FIC_2 配置器對話框（圖 2-5）。
- 選擇 Initialize peripherals using Cortex-M3 選項。
- 確保選中 MSS DDR，如果正在使用 Fabric DDR/SERDES 塊，也選中它們。
- 單擊確定以保存您的設置。 這將公開 FIC_2 配置端口（時鐘、復位和 APB 總線接口），如圖 2-6 所示。
- 生成 MSS。 FIC_2 端口（FIC_2_APB_MASTER、FIC_2_APB_M_PCLK 和 FIC_2_APB_M_RESET_N）現在暴露在 MSS 接口上，並且可以根據外設初始化解決方案規範連接到 CoreSF2Config 和 CoreSF2Reset
圖 2-6 • FIC_2 端口
連接埠說明
FDDR 核心端口
表 3-1 • FDDR 內核端口
| 連接埠名稱 | 方向 | 描述 |
| 核心_重置_N | IN | FDDR 控制器復位 |
| 時鐘基址 | IN | FDDR 結構接口時鐘 |
| FPLL_鎖定 | 出去 | FDDR PLL 鎖定輸出——當 FDDR PLL 鎖定時為高電平 |
| CLK_BASE_PLL_LOCK | IN | 架構 PLL 鎖定輸入。 僅當選擇 Use FAB_PLL_LOCK 選項時才會公開此輸入。 |
中斷端口
當您選擇 Enable Interrupts 選項時，將公開這組端口。
表 3-2 • 中斷端口
| 連接埠名稱 | 方向 | 描述 |
| PLL_LOCK_INT | 出去 | 當 FDDR PLL 鎖定時置位。 |
| PLL_LOCKLOST_INT | 出去 | 當 FDDR PLL 鎖定丟失時置位。 |
| ECC_INT | 出去 | 當 ECC 事件發生時置位。 |
| IO_CALIB_INT | 出去 | I/O 校準完成時置位。 |
| FIC_INT | 出去 | 當 Fabric 接口上的 AHB/AXI 協議出現錯誤時置位。 |
APB3 配置界面
表 3-3 • APB3 配置界面
| 連接埠名稱 | 方向 | 描述 |
| APB_S_PENABLE | IN | 從使能 |
| APB_S_PSEL | IN | 從機選擇 |
| APB_S_PWRITE | IN | 寫使能 |
| APB_S_PADDR[10:2] | IN | 地址 |
| APB_S_PWDATA[15:0] | IN | 寫入數據 |
| APB_S_PREADY | 出去 | 從站就緒 |
| APB_S_PSLVERR | 出去 | 從機錯誤 |
| APB_S_PRDATA[15:0] | 出去 | 讀取數據 |
| APB_S_PRESET_N | IN | 從復位 |
| APB_S_PCLK | IN | 鐘 |
DDR PHY 接口
表 3-4 • DDR PHY 接口
| 連接埠名稱 | 方向 | 描述 |
| FDDR_CAS_N | 出去 | 動態隨機存取存儲器 |
| FDDR_CKE | 出去 | 內存CKE |
| FDDR時鐘 | 出去 | 時鐘，P側 |
| FDDR_CLK_N | 出去 | 時鐘，N 側 |
| FDDR_CS_N | 出去 | 動態隨機存取存儲器 |
| FDDR_ODT | 出去 | 動態隨機存取存儲器 |
| FDDR_RAS_N | 出去 | 動態隨機存取存儲器 |
| FDDR_RESET_N | 出去 | DDR3 的 DRAM 重置 |
| FDDR_WE_N | 出去 | 文德拉姆 |
| FDDR_ADDR[15:0] | 出去 | 內存地址位 |
| FDDR_BA[2:0] | 出去 | Dram 銀行地址 |
| FDDR_DM_RDQS[4:0] | 進出 | 數據掩碼 |
| FDDR_DQS[4:0] | 進出 | Dram 數據選通輸入/輸出 – P 側 |
| FDDR_DQS_N[4:0] | 進出 | Dram 數據選通輸入/輸出 – N 側 |
| FDDR_DQ[35:0] | 進出 | DRAM 數據輸入/輸出 |
| FDDR_FIFO_WE_IN[2:0] | IN | FIFO 輸入信號 |
| FDDR_FIFO_WE_OUT[2:0] | 出去 | FIFO輸出信號 |
| FDDR_DM_RDQS ([3:0]/[1:0]/[0]) | 進出 | 數據掩碼 |
| FDDR_DQS ([3:0]/[1:0]/[0]) | 進出 | Dram 數據選通輸入/輸出 – P 側 |
| FDDR_DQS_N ([3:0]/[1:0]/[0]) | 進出 | Dram 數據選通輸入/輸出 – N 側 |
| FDDR_DQ ([31:0]/[15:0]/[7:0]) | 進出 | DRAM 數據輸入/輸出 |
| FDDR_DQS_TMATCH_0_IN | IN | FIFO 輸入信號 |
| FDDR_DQS_TMATCH_0_OUT | 出去 | FIFO輸出信號 |
| FDDR_DQS_TMATCH_1_IN | IN | 信號中的 FIFO（僅限 32 位） |
| FDDR_DQS_TMATCH_1_OUT | 出去 | FIFO 輸出信號（僅限 32 位） |
| FDDR_DM_RDQS_ECC | 進出 | DRAM ECC 數據掩碼 |
| FDDR_DQS_ECC | 進出 | Dram ECC 數據選通輸入/輸出 – P 側 |
| FDDR_DQS_ECC_N | 進出 | Dram ECC 數據選通輸入/輸出 – N 側 |
| FDDR_DQ_ECC ([3:0]/[1:0]/[0]) | 進出 | DRAM ECC 數據輸入/輸出 |
| FDDR_DQS_TMATCH_ECC_IN | IN | ECC FIFO 輸入信號 |
| FDDR_DQS_TMATCH_ECC_OUT | 出去 | ECC FIFO 輸出信號（僅限 32 位） |
筆記： 某些端口的端口寬度會根據 PHY 寬度的選擇而改變。 符號“[a:0]/[b:0]/[c:0]”用於表示此類端口，其中“[a:0]”指的是選擇 32 位 PHY 寬度時的端口寬度，“[b:0]”對應16位PHY寬度，“[c:0]”對應8位PHY寬度。
AXI 總線接口
表 3-5 • AXI 總線接口
| 連接埠名稱 | 方向 | 描述 |
| AXI_S_AWREADY | 出去 | 寫地址就緒 |
| AXI_S_WREADY | 出去 | 寫地址就緒 |
| AXI_S_BID[3:0] | 出去 | 響應編號 |
| AXI_S_BRESP[1:0] | 出去 | 寫回复 |
| AXI_S_BVALID | 出去 | 寫入響應有效 |
| AXI_S_ARREADY | 出去 | 讀地址準備好 |
| AXI_S_RID[3:0] | 出去 | 讀ID Tag |
| AXI_S_RRESP[1:0] | 出去 | 讀取響應 |
| AXI_S_RDATA[63:0] | 出去 | 讀取數據 |
| AXI_S_RLAST | 出去 | Read Last——該信號表示讀取突發中的最後一次傳輸。 |
| AXI_S_RVALID | 出去 | 讀地址有效 |
| AXI_S_AWID[3:0] | IN | 寫入地址 ID |
| AXI_S_AWADDR[31:0] | IN | 寫入地址 |
| AXI_S_AWLEN[3:0] | IN | 突髮長度 |
| AXI_S_AWSIZE[1:0] | IN | 突發尺寸 |
| AXI_S_AWBURST[1:0] | IN | 連髮型 |
| AXI_S_AWLOCK[1:0] | IN | 鎖定類型——此信號提供有關傳輸的原子特性的附加信息。 |
| AXI_S_AWVALID | IN | 寫地址有效 |
| AXI_S_WID[3:0] | IN | 寫入數據 ID tag |
| AXI_S_WDATA[63:0] | IN | 寫入數據 |
| AXI_S_WSTRB[7:0] | IN | 寫選通 |
| AXI_S_WLAST | IN | 最後寫 |
| AXI_S_WVALID | IN | 寫入有效 |
| AXI_S_BREADY | IN | 寫就緒 |
| AXI_S_ARID[3:0] | IN | 讀取地址 ID |
| AXI_S_ARADDR[31:0] | IN | 讀取地址 |
| AXI_S_ARLEN[3:0] | IN | 突髮長度 |
| AXI_S_ARSIZE[1:0] | IN | 突發尺寸 |
| AXI_S_ARBURST[1:0] | IN | 連髮型 |
| AXI_S_ARLOCK[1:0] | IN | 鎖型 |
| AXI_S_ARVALID | IN | 讀地址有效 |
| AXI_S_RREADY | IN | 讀地址準備好 |
| 連接埠名稱 | 方向 | 描述 |
| AXI_S_CORE_RESET_N | IN | MDDR 全局重置 |
| AXI_S_RMW | IN | 指示 64 位通道的所有字節是否對 AXI 傳輸的所有節拍有效。
|
AHB0 總線接口
表 3-6 • AHB0 總線接口
| 連接埠名稱 | 方向 | 描述 |
| AHB0_S_HREADYOUT | 出去 | AHBL slave ready——寫入時為高電平表示從機已準備好接受數據，讀取時為高電平表示數據有效。 |
| AHB0_S_HRESP | 出去 | AHBL 響應狀態——當在事務結束時驅動為高時表示事務已完成但有錯誤。 在交易結束時拉低表示交易已成功完成。 |
| AHB0_S_HRDATA[31:0] | 出去 | AHBL read data——從slave讀取數據到master |
| AHB0_S_HSEL | IN | AHBL 從機選擇——置位時，從機是 AHB 總線上當前選擇的 AHBL 從機。 |
| AHB0_S_HADDR[31:0] | IN | AHBL 地址——AHBL 接口上的字節地址 |
| AHB0_S_HBURST[2:0] | IN | AHBL 突髮長度 |
| AHB0_S_HSIZE[1:0] | IN | AHBL 傳輸大小——指示當前傳輸的大小（僅限 8/16/32 字節事務） |
| AHB0_S_HTRANS[1:0] | IN | AHBL transfer type – 指示當前交易的傳輸類型。 |
| AHB0_S_HMASTLOCK | IN | AHBL 鎖定——當斷言當前傳輸是鎖定事務的一部分時。 |
| AHB0_S_HWRITE | IN | AHBL 寫——當高表示當前事務是一個寫。 當低表示當前事務是一個讀取。 |
| AHB0_S_HREADY | IN | AHBL 就緒——當為高電平時，表示從設備已準備好接受新事務。 |
| AHB0_S_HWDATA[31:0] | IN | AHBL write data——從主機向從機寫入數據 |
AHB1 總線接口
表 3-7 • AHB1 總線接口
| 連接埠名稱 | 方向 | 描述 |
| AHB1_S_HREADYOUT | 出去 | AHBL slave ready——寫入時為高電平，表示從機已準備好接受數據，讀取時為高電平，表示數據有效。 |
| AHB1_S_HRESP | 出去 | AHBL 響應狀態——當在事務結束時驅動為高時表示事務已完成但有錯誤。 在交易結束時拉低時，表示交易已成功完成。 |
| AHB1_S_HRDATA[31:0] | 出去 | AHBL read data——從slave讀取數據到master |
| AHB1_S_HSEL | IN | AHBL 從機選擇——置位時，從機是 AHB 總線上當前選擇的 AHBL 從機。 |
| AHB1_S_HADDR[31:0] | IN | AHBL 地址——AHBL 接口上的字節地址 |
| AHB1_S_HBURST[2:0] | IN | AHBL 突髮長度 |
| AHB1_S_HSIZE[1:0] | IN | AHBL 傳輸大小——指示當前傳輸的大小（僅限 8/16/32 字節事務）。 |
| AHB1_S_HTRANS[1:0] | IN | AHBL transfer type – 指示當前交易的傳輸類型。 |
| AHB1_S_HMASTLOCK | IN | AHBL 鎖定 – 置位時，當前傳輸是鎖定事務的一部分。 |
| AHB1_S_HWRITE | IN | AHBL 寫 – 高電平時，表示當前事務是寫操作。 低時，表示當前事務是讀取。 |
| AHB1_S_HREADY | IN | AHBL 就緒——當為高電平時，表示從設備已準備好接受新事務。 |
| AHB1_S_HWDATA[31:0] | IN | AHBL write data——從主機向從機寫入數據 |
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