Microsemi SmartFusion2 FPGA Fabric DDR Controller Configuration Guide User Guide

Introdución

O SmartFusion2 FPGA ten dous controladores DDR integrados: un accesible a través do MSS (MDDR) e o outro destinado ao acceso directo desde o FPGA Fabric (FDDR). O MDDR e o FDDR controlan as memorias DDR sen chip.
Para configurar completamente o controlador Fabric DDR, debes:

1. Use o configurador do controlador DDR de memoria externa de Fabric para configurar o controlador DDR, seleccione a súa interface de bus de ruta de datos (AXI ou AHBLite) e seleccione a frecuencia de reloxo DDR así como a frecuencia de reloxo de ruta de datos do fabric.
2. Estableza os valores de rexistro para os rexistros do controlador DDR para que coincidan coas características da memoria DDR externa.
3. Crea unha instancia do Fabric DDR como parte dunha aplicación de usuario e fai conexións de ruta de datos.
4. Conecte a interface de configuración APB do controlador DDR tal e como se define na solución de inicialización de periféricos.

Configurador de controladores DDR de memoria externa Fabric

O configurador Fabric External Memory DDR (FDDR) úsase para configurar a ruta de datos global e os parámetros de memoria DDR externa para o controlador Fabric DDR.

Figura 1-1 • FDDR Configurator Overview

Configuración da memoria 

Use Configuración de memoria para configurar as súas opcións de memoria no MDDR.

• Tipo de memoria – LPDDR, DDR2 ou DDR3
• Ancho de datos – 32 bits, 16 bits ou 8 bits
• Frecuencia do reloxo – Calquera valor (decimal/fraccional) no rango de 20 MHz a 333 MHz
• SECDED ECC activado - ON ou OFF
• Mapeo de enderezos – {ROW,BANK,COLUMN},{BANK,ROW,COLUMN}

Configuración da interface de tela 

Interface de tela FPGA – Esta é a interface de datos entre o FDDR e o deseño FPGA. Dado que o FDDR é un controlador de memoria, pretende ser un escravo nun bus AXI ou AHB. O mestre do bus inicia transaccións de bus, que á súa vez son interpretadas polo FDDR como transaccións de memoria e comunicadas á memoria DDR fóra do chip. As opcións da interface de tecido FDDR son:

• Usando unha interface AXI-64: un mestre accede ao FDDR a través dunha interface AXI de 64 bits.
• Usando unha única interface AHB-32: un mestre accede ao FDDR a través dunha única interface AHB de 32 bits.
• Usando dúas interfaces AHB-32: dous mestres acceden ao FDDR usando dúas interfaces AHB de 32 bits.

Divisor de reloxo FPGA – Especifica a relación de frecuencia entre o reloxo do controlador DDR (CLK_FDDR) e o reloxo que controla a interface de tecido (CLK_FIC64). A frecuencia CLK_FIC64 debe ser igual á do subsistema AHB/AXI que está conectado á interface de bus FDDR AHB/AXI. Por example, se tes unha RAM DDR a 200 MHz e o teu subsistema Fabric/AXI funciona a 100 MHz, debes seleccionar un divisor de 2 (Figura 1-2).

Figura 1-2 • Configuración da interface de tela: Interface AXI e Acordo de divisor de reloxo FDDR

Usa tela PLL BLOQUEO – Se CLK_BASE procede dun CCC Fabric, pode conectar a saída CCC LOCK do fabric á entrada FDDR FAB_PLL_LOCK. CLK_BASE non é estable ata que o Fabric CCC se bloquee. Polo tanto, Microsemi recomenda que manteña o FDDR en reinicio (é dicir, afirme a entrada CORE_RESET_N) ata que CLK_BASE estea estable. A saída LOCK do Fabric CCC indica que os reloxos de saída do Fabric CCC son estables. Marcando a opción Usar FAB_PLL_LOCK, podes expoñer o porto de entrada FAB_PLL_LOCK do FDDR. Despois podes conectar a saída LOCK do CCC Fabric á entrada FAB_PLL_LOCK do FDDR.

Resistencia do IO Drive 

Seleccione unha das seguintes potencias da unidade para as súas E/S DDR:

• Media forza de impulsión
• Potencia total de impulsión

Dependendo do seu tipo de memoria DDR e da forza de E/S que seleccione, Libero SoC establece o estándar de E/S DDR para o seu sistema FDDR do seguinte xeito:

Tipo de memoria DDR	Media forza de impulsión	Potencia total de impulsión
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

Activar interrupcións 

O FDDR é capaz de provocar interrupcións cando se cumpren certas condicións predefinidas. Marque Activar interrupcións no configurador de FDDR se desexa usar estas interrupcións na súa aplicación.
Isto expón os sinais de interrupción na instancia FDDR. Podes conectar estes sinais de interrupción segundo o requira o teu deseño. Están dispoñibles os seguintes sinais de interrupción e as súas condicións previas:

• FIC_INT – Xérase cando hai un erro na transacción entre o mestre e o FDDR
• IO_CAL_INT – Permítelle recalibrar E/S DDR escribindo nos rexistros do controlador DDR a través da interface de configuración APB. Cando se completa a calibración, esta interrupción é activada. Para obter detalles sobre a recalibración de E/S, consulte a Guía de usuario de Microsemi SmartFusion2.
• PLL_LOCK_INT – Indica que o FDDR FPLL bloqueouse
• PLL_LOCKLOST_INT – Indica que o FDDR FPLL perdeu o bloqueo
• FDDR_ECC_INT – Indica que se detectou un erro de un ou dous bits

Frecuencia do reloxo de tela 

Cálculo da frecuencia do reloxo baseado na súa frecuencia de reloxo e divisor de reloxo actuais, mostrados en MHz.
Frecuencia de reloxo de tela (en MHz) = Frecuencia de reloxo / divisor de reloxo

Ancho de banda de memoria 

Cálculo do ancho de banda da memoria baseado no seu valor actual de frecuencia de reloxo en Mbps.
Ancho de banda da memoria (en Mbps) = 2 * Frecuencia de reloxo

Ancho de banda total

Cálculo do ancho de banda total baseado na súa frecuencia de reloxo, ancho de datos e divisor do reloxo, en Mbps.
Ancho de banda total (en Mbps) = (2 * Frecuencia de reloxo * Ancho de datos) / Divisor CLOCK

Configuración do controlador FDDR

Cando usa o controlador DDR Fabric para acceder a unha memoria DDR externa, o controlador DDR debe estar configurado no tempo de execución. Isto faise escribindo datos de configuración nos rexistros de configuración de controladores DDR dedicados. Estes datos de configuración dependen das características da memoria DDR externa e da súa aplicación. Esta sección describe como introducir estes parámetros de configuración no configurador do controlador FDDR e como se xestionan os datos de configuración como parte da solución global de inicialización de periféricos. Consulte a Guía de usuario de inicialización de periféricos para obter información detallada sobre a solución de inicialización de periféricos.

Rexistros de control DDR Fabric 

O controlador Fabric DDR ten un conxunto de rexistros que deben configurarse no tempo de execución. Os valores de configuración para estes rexistros representan diferentes parámetros (por exemploample, modo DDR, ancho PHY, modo ráfaga, ECC, etc.). Para obter detalles sobre os rexistros de configuración do controlador DDR, consulte a Guía do usuario de Microsemi SmartFusion2.

Configuración de rexistros DDR Fabric 

Use as pestanas Inicialización da memoria (Figura 2-1) e Temporalización da memoria (Figura 2-2) para introducir os parámetros que se corresponden coa súa memoria DDR e aplicación. Os valores que introduza nestas pestanas tradúcense automaticamente aos valores de rexistro adecuados. Cando fai clic nun parámetro específico, o seu rexistro correspondente descríbese na xanela de descrición do rexistro (Figura 1-1 na páxina 4).

Figura 2-1 • Configuración FDDR – Ficha Inicialización da memoria

Figura 2-2 • Configuración de FDDR: pestana de temporización da memoria

Importando configuración DDR Files

Ademais de introducir os parámetros da memoria DDR usando as pestanas Inicialización da memoria e Temporización, pode importar valores de rexistro DDR desde un file. Para facelo, faga clic no botón Importar configuración e navegue ata o texto file que contén nomes e valores de rexistro DDR. A figura 2-3 mostra a sintaxe da configuración de importación.

Figura 2-3 • Configuración do rexistro DDR File Sintaxe

Nota: Se decide importar valores de rexistro en lugar de introducilos mediante a GUI, debe especificar todos os valores de rexistro necesarios. Consulte a Guía de usuario de SmartFusion2 para obter máis detalles

Exportando a configuración DDR Files

Tamén pode exportar os datos de configuración do rexistro actual nun texto file. Isto file conterá os valores de rexistro que importaches (se os hai) así como os que se calcularon a partir dos parámetros da GUI que introduciu neste cadro de diálogo.
Se queres desfacer os cambios que fixeches na configuración do rexistro DDR, podes facelo con Restaurar valores predeterminados. Isto elimina todos os datos de configuración do rexistro e debes volver importar ou volver introducir estes datos. Os datos restablecen os valores de restablecemento de hardware.

Datos xerados 

Fai clic en Aceptar para xerar a configuración. En función da túa entrada nas pestanas Xeral, Temporalización da memoria e Inicialización da memoria, o Configurador FDDR calcula os valores de todos os rexistros de configuración DDR e exporta estes valores ao teu proxecto de firmware e simulación. files. O exportado file A sintaxe móstrase na Figura 2-4.

Figura 2-4 • Configuración de rexistro DDR exportada File Sintaxe

Firmware

Cando xera o SmartDesign, o seguinte files xéranse no directorio /firmware/drivers_config/sys_config. Estes files son necesarios para que o núcleo de firmware CMSIS se compile correctamente e conteña información sobre o seu deseño actual, incluídos os datos de configuración de periféricos e a información de configuración do reloxo para o MSS. Non edites estes files manualmente, xa que se recrean cada vez que se rexenera o deseño raíz.

• sys_config.c
• sys_config.h
• sys_config_mddr_define.h – Datos de configuración MDDR.
• sys_config_fddr_define.h – Datos de configuración de FDDR.
• sys_config_mss_clocks.h – Configuración de reloxos MSS

Simulación

Cando xera o SmartDesign asociado ao seu MSS, a seguinte simulación files xéranse no directorio /simulation:

• proba.bfm - BFM de nivel superior file que se executa primeiro durante calquera simulación que exerce o procesador SmartFusion2 MSS Cortex-M3. Executa peripheral_init.bfm e user.bfm, nesa orde.
• periférico_init.bfm – Contén o procedemento BFM que emula a función CMSIS::SystemInit() executada no Cortex-M3 antes de entrar no procedemento main(). Copia os datos de configuración de calquera periférico utilizado no deseño nos rexistros de configuración de periféricos correctos e despois agarda a que todos os periféricos estean listos antes de afirmar que o usuario pode utilizar estes periféricos.
• FDDR_init.bfm – Contén comandos de escritura BFM que simulan escrituras dos datos do rexistro de configuración de Fabric DDR que introduciu (mediante o cadro de diálogo Editar rexistros) nos rexistros do controlador DDR.
• usuario.bfm – Destinado a comandos de usuario. Pode simular o camiño de datos engadindo os seus propios comandos BFM neste file. Comandos neste file executarase despois de que se complete peripheral_init.bfm.

Usando o files arriba, a ruta de configuración simulase automaticamente. Só tes que editar o user.bfm file para simular o camiño de datos. Non edites test.bfm, peripheral_init.bfm ou MDDR_init.bfm files como estes files recréanse cada vez que se rexenera o seu deseño raíz.

Ruta de configuración de Fabric DDR 

A solución de inicialización de periféricos require que, ademais de especificar os valores do rexistro de configuración de Fabric DDR, configure a ruta dos datos de configuración APB no MSS (FIC_2). A función SystemInit() escribe os datos nos rexistros de configuración FDDR a través da interface FIC_2 APB.

Nota: Se está a usar System Builder, a ruta de configuración establécese e conéctase automaticamente.

Figura 2-5 • FIC_2 Configurator Overview

Para configurar a interface FIC_2:

1. Abre o diálogo do configurador FIC_2 (Figura 2-5) desde o configurador MSS.
2. Seleccione a opción Inicializar periféricos usando Cortex-M3.
3. Asegúrate de marcar o MSS DDR, así como os bloques Fabric DDR/SERDES se os estás a usar.
4. Fai clic en Aceptar para gardar a túa configuración. Isto expón os portos de configuración FIC_2 (reloxo, reinicio e interfaces de bus APB), como se mostra na Figura 2-6.
5. Xerar o MSS. Os portos FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK e FIC_2_APB_M_RESET_N) están agora expostos na interface MSS e pódense conectar a CoreSF2Config e CoreSF2Reset segundo a especificación da solución de inicialización de periféricos

Figura 2-6 • Portos FIC_2

Descrición do porto

Portos FDDR Core 

Táboa 3-1 • Portos do núcleo FDDR

Nome do porto	Dirección	Descrición
CORE_RESET_N	IN	Reinicio do controlador FDDR
CLK_BASE	IN	Reloxo de interface de tela FDDR
FPLL_LOCK	FÓRA	Saída de bloqueo FDDR PLL: alta cando FDDR PLL está bloqueado
CLK_BASE_PLL_LOCK	IN	Entrada de bloqueo PLL de tela. Esta entrada só se expón cando se selecciona a opción Usar FAB_PLL_LOCK.

Portos de interrupción

Este grupo de portos está exposto cando selecciona a opción Activar interrupcións.

Táboa 3-2 • Portos de interrupción

Nome do porto	Dirección	Descrición
PLL_LOCK_INT	FÓRA	Afirma cando FDDR PLL se bloquea.
PLL_LOCKLOST_INT	FÓRA	Afirma cando se perde o bloqueo FDDR PLL.
ECC_INT	FÓRA	Afirma cando se produce un evento ECC.
IO_CALIB_INT	FÓRA	Afirma cando se completa a calibración de E/S.
FIC_INT	FÓRA	Afirma cando hai un erro no protocolo AHB/AXI na interface Fabric.

Interface de configuración APB3 

Táboa 3-3 • Interface de configuración APB3

Nome do porto	Dirección	Descrición
APB_S_PENABLE	IN	Activar escravo
APB_S_PSEL	IN	Selección de escravos
APB_S_PWRITE	IN	Activar escritura
APB_S_PADDR[10:2]	IN	Enderezo
APB_S_PWDATA[15:0]	IN	Escribir datos
APB_S_PRADY	FÓRA	Escravo Listo
APB_S_PSLVERR	FÓRA	Erro de escravo
APB_S_PRDATA[15:0]	FÓRA	Ler datos
APB_S_PRESET_N	IN	Restablecer escravo
APB_S_PCLK	IN	Reloxo

Interfaz DDR PHY 

Táboa 3-4 • Interface DDR PHY 

Nome do porto	Dirección	Descrición
FDDR_CAS_N	FÓRA	DRAM CASN
FDDR_CKE	FÓRA	DRAM CKE
FDDR_CLK	FÓRA	Reloxo, cara P
FDDR_CLK_N	FÓRA	Reloxo, cara N
FDDR_CS_N	FÓRA	CSN DRAM
FDDR_ODT	FÓRA	DRAM ODT
FDDR_RAS_N	FÓRA	DRAM RASN
FDDR_RESET_N	FÓRA	Restablecer DRAM para DDR3
FDDR_WE_N	FÓRA	DRAM WEN
FDDR_ADDR[15:0]	FÓRA	Bits de enderezo de Dram
FDDR_BA[2:0]	FÓRA	Enderezo do banco Dram
FDDR_DM_RDQS[4:0]	INOUT	Máscara de datos de Dram
FDDR_DQS[4:0]	INOUT	Entrada/Saída de datos estroboscópicos de Dram - Lado P
FDDR_DQS_N[4:0]	INOUT	Entrada/Saída de datos estroboscópicos de Dram - Lado N
FDDR_DQ[35:0]	INOUT	Entrada/Saída de datos DRAM
FDDR_FIFO_WE_IN[2:0]	IN	FIFO en sinal
FDDR_FIFO_WE_OUT[2:0]	FÓRA	Sinal de saída FIFO
FDDR_DM_RDQS ([3:0]/[1:0]/[0])	INOUT	Máscara de datos de Dram
FDDR_DQS ([3:0]/[1:0]/[0])	INOUT	Entrada/Saída de datos estroboscópicos de Dram - Lado P
FDDR_DQS_N ([3:0]/[1:0]/[0])	INOUT	Entrada/Saída de datos estroboscópicos de Dram - Lado N
FDDR_DQ ([31:0]/[15:0]/[7:0])	INOUT	Entrada/Saída de datos DRAM
FDDR_DQS_TMATCH_0_IN	IN	FIFO en sinal
FDDR_DQS_TMATCH_0_OUT	FÓRA	Sinal de saída FIFO
FDDR_DQS_TMATCH_1_IN	IN	FIFO en sinal (só 32 bits)
FDDR_DQS_TMATCH_1_OUT	FÓRA	Sinal de saída FIFO (só 32 bits)
FDDR_DM_RDQS_ECC	INOUT	Máscara de datos Dram ECC
FDDR_DQS_ECC	INOUT	Entrada/Saída de datos estroboscópicos de Dram ECC - Lado P
FDDR_DQS_ECC_N	INOUT	Entrada/Saída de datos estroboscópicos de Dram ECC - Lado N
FDDR_DQ_ECC ([3:0]/[1:0]/[0])	INOUT	Entrada/Saída de datos DRAM ECC
FDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO en sinal
FDDR_DQS_TMATCH_ECC_OUT	FÓRA	Sinal de saída ECC FIFO (só 32 bits)

Nota: O ancho dos portos para algúns portos cambia dependendo da selección do ancho PHY. A notación "[a:0]/[b:0]/[c:0]" úsase para indicar tales portos, onde "[a:0]" refírese ao ancho do porto cando se selecciona un ancho PHY de 32 bits , "[b:0]" corresponde a un ancho PHY de 16 bits e "[c:0]" corresponde a un ancho PHY de 8 bits.

Interfaz de bus AXI 

Táboa 3-5 • Interface de bus AXI

Nome do porto	Dirección	Descrición
AXI_S_AWREADY	FÓRA	Escriba o enderezo listo
AXI_S_WREADY	FÓRA	Escriba o enderezo listo
AXI_S_BID[3:0]	FÓRA	ID de resposta
AXI_S_BRESP[1:0]	FÓRA	Escribe resposta
AXI_S_BVALID	FÓRA	Escribir resposta válida
AXI_S_ARREADY	FÓRA	Ler o enderezo listo
AXI_S_RID[3:0]	FÓRA	Ler ID Tag
AXI_S_RRESP[1:0]	FÓRA	Ler a resposta
AXI_S_RDATA[63:0]	FÓRA	Ler datos
AXI_S_RLAST	FÓRA	Read Last: este sinal indica a última transferencia nunha ráfaga de lectura.
AXI_S_RVALID	FÓRA	Ler enderezo válido
AXI_S_AWID[3:0]	IN	Escribir ID do enderezo
AXI_S_AWADDR[31:0]	IN	Escribe o enderezo
AXI_S_AWLEN[3:0]	IN	Lonxitude da explosión
AXI_S_AWSIZE[1:0]	IN	Tamaño da explosión
AXI_S_AWBURST[1:0]	IN	Tipo de explosión
AXI_S_AWLOCK[1:0]	IN	Tipo de bloqueo: este sinal proporciona información adicional sobre as características atómicas da transferencia.
AXI_S_AWVALID	IN	Escribe o enderezo válido
AXI_S_WID[3:0]	IN	Escribir ID de datos tag
AXI_S_WDATA[63:0]	IN	Escribir datos
AXI_S_WSTRB[7:0]	IN	Escribe luces estroboscópicas
AXI_S_WLAST	IN	Escribe o último
AXI_S_WVALID	IN	Escritura válida
AXI_S_BREADY	IN	Escribe listo
AXI_S_ARID[3:0]	IN	Ler o ID do enderezo
AXI_S_ARADDR[31:0]	IN	Ler enderezo
AXI_S_ARLEN[3:0]	IN	Lonxitude da explosión
AXI_S_ARSIZE[1:0]	IN	Tamaño da explosión
AXI_S_ARBURST[1:0]	IN	Tipo de explosión
AXI_S_ARLOCK[1:0]	IN	Tipo de bloqueo
AXI_S_ARVALID	IN	Ler enderezo válido
AXI_S_RREADY	IN	Ler o enderezo listo
Nome do porto	Dirección	Descrición
AXI_S_CORE_RESET_N	IN	Restablecemento global MDDR
AXI_S_RMW	IN	Indica se todos os bytes dun carril de 64 bits son válidos para todos os beats dunha transferencia AXI. Indica que todos os bytes en todas as pulsacións son válidos na ráfaga e que o controlador debería escribir comandos por defecto. Indica que algúns bytes non son válidos e que o controlador debería utilizar os comandos RMW por defecto. Este clasifícase como un sinal de banda lateral da canle de enderezos de escritura AXI e é válido co sinal AWVALID. Só se usa cando ECC está activado.

Interface de bus AHB0 

Táboa 3-6 • Interface de bus AHB0 

Nome do porto	Dirección	Descrición
AHB0_S_HREADYOUT	FÓRA	AHBL escravo listo: cando está alto para unha escritura indica que o escravo está listo para aceptar datos e cando está alto para unha lectura indica que os datos son válidos.
AHB0_S_HRESP	FÓRA	Estado de resposta AHBL: cando se eleva ao final dunha transacción, indica que a transacción completouse con erros. Cando se reduce ao final dunha transacción, indica que a transacción completouse con éxito.
AHB0_S_HRDATA[31:0]	FÓRA	AHBL read data: le os datos do escravo ao mestre
AHB0_S_HSEL	IN	Selección de escravo AHBL: cando se afirma, o escravo é o escravo AHBL seleccionado actualmente no bus AHB.
AHB0_S_HADDR[31:0]	IN	Enderezo AHBL: enderezo de byte na interface AHBL
AHB0_S_HBURST[2:0]	IN	Lonxitude de explosión AHBL
AHB0_S_HSIZE[1:0]	IN	Tamaño de transferencia AHBL: indica o tamaño da transferencia actual (só transaccións de 8/16/32 bytes)
AHB0_S_HTRANS[1:0]	IN	Tipo de transferencia AHBL: indica o tipo de transferencia da transacción actual.
AHB0_S_HMASTLOCK	IN	Bloqueo AHBL: cando se afirma a transferencia actual forma parte dunha transacción bloqueada.
AHB0_S_HWRITE	IN	Escritura AHBL: cando alta indica que a transacción actual é unha escritura. Cando baixo indica que a transacción actual é unha lectura.
AHB0_S_HREADY	IN	AHBL ready: cando está alto, indica que o escravo está preparado para aceptar unha nova transacción.
AHB0_S_HWDATA[31:0]	IN	AHBL write data: escribe datos do mestre ao escravo

Interface de bus AHB1 

Táboa 3-7 • Interface de bus AHB1

Nome do porto	Dirección	Descrición
AHB1_S_HREADYOUT	FÓRA	AHBL escravo listo: cando está alto para unha escritura, indica que o escravo está listo para aceptar datos, e cando está alto para unha lectura, indica que os datos son válidos.
AHB1_S_HRESP	FÓRA	Estado de resposta AHBL: cando se eleva ao final dunha transacción, indica que a transacción completouse con erros. Cando baixa ao final dunha transacción, indica que a transacción completouse correctamente.
AHB1_S_HRDATA[31:0]	FÓRA	AHBL read data: le os datos do escravo ao mestre
AHB1_S_HSEL	IN	Selección de escravo AHBL: cando se afirma, o escravo é o escravo AHBL seleccionado actualmente no bus AHB.
AHB1_S_HADDR[31:0]	IN	Enderezo AHBL: enderezo de byte na interface AHBL
AHB1_S_HBURST[2:0]	IN	Lonxitude de explosión AHBL
AHB1_S_HSIZE[1:0]	IN	Tamaño de transferencia AHBL: indica o tamaño da transferencia actual (só transaccións de 8/16/32 bytes).
AHB1_S_HTRANS[1:0]	IN	Tipo de transferencia AHBL: indica o tipo de transferencia da transacción actual.
AHB1_S_HMASTLOCK	IN	Bloqueo AHBL: cando se afirma, a transferencia actual forma parte dunha transacción bloqueada.
AHB1_S_HWRITE	IN	Escritura AHBL: cando é alta, indica que a transacción actual é unha escritura. Cando é baixo, indica que a transacción actual é unha lectura.
AHB1_S_HREADY	IN	AHBL ready: cando está alto, indica que o escravo está preparado para aceptar unha nova transacción.
AHB1_S_HWDATA[31:0]	IN	AHBL write data: escribe datos do mestre ao escravo

Apoio ao produto

Microsemi SoC Products Group respalda os seus produtos con varios servizos de soporte, incluíndo o servizo de atención ao cliente, o centro de asistencia técnica ao cliente, un websitio web, correo electrónico e oficinas de vendas en todo o mundo. Este apéndice contén información sobre como contactar con Microsemi SoC Products Group e usar estes servizos de asistencia.

Atención ao cliente 

Póñase en contacto co servizo de atención ao cliente para obter asistencia técnica sobre o produto, como prezos dos produtos, actualizacións de produtos, información de actualización, estado do pedido e autorización.
Desde América do Norte, chame ao 800.262.1060
Desde o resto do mundo, chame ao 650.318.4460
Fax, dende calquera parte do mundo, 408.643.6913

Centro de asistencia técnica al cliente 

Microsemi SoC Products Group dota ao seu Centro de Soporte Técnico ao Cliente de enxeñeiros altamente cualificados que poden axudar a responder ás súas preguntas sobre hardware, software e deseño sobre os produtos Microsemi SoC. O Centro de Soporte Técnico ao Cliente dedica moito tempo a crear notas de aplicacións, respostas a preguntas habituais do ciclo de deseño, documentación de problemas coñecidos e varias preguntas frecuentes. Polo tanto, antes de contactar connosco, visite os nosos recursos en liña. É moi probable que xa respondamos ás túas preguntas.

Soporte técnico 

Visita o servizo de atención ao cliente websitio (www.microsemi.com/soc/support/search/default.aspx) para máis información e apoio. Moitas respostas dispoñibles no buscable web recursos inclúen diagramas, ilustracións e ligazóns a outros recursos sobre o websitio.

Websitio

Podes buscar unha variedade de información técnica e non técnica na páxina de inicio de SoC, en www.microsemi.com/soc.

Contacto co Centro de Soporte Técnico ao Cliente 

Enxeñeiros altamente cualificados están no Centro de Soporte Técnico. Pódese contactar co Centro de Soporte Técnico por correo electrónico ou a través do Microsemi SoC Products Group websitio.

Correo electrónico

Podes comunicar as túas preguntas técnicas ao noso enderezo de correo electrónico e recibir respostas por correo electrónico, fax ou teléfono. Ademais, se tes problemas de deseño, podes enviar o teu deseño por correo electrónico files para recibir asistencia. Monitorizamos constantemente a conta de correo electrónico durante todo o día. Cando nos envíes a túa solicitude, asegúrate de incluír o teu nome completo, o nome da empresa e a túa información de contacto para un procesamento eficiente da túa solicitude. O enderezo de correo electrónico do soporte técnico é soc_tech@microsemi.com.

Os meus casos 

Os clientes de Microsemi SoC Products Group poden enviar e rastrexar casos técnicos en liña accedendo a O meu caso

Fóra dos EUA 

Os clientes que necesiten axuda fóra das zonas horarias dos Estados Unidos poden contactar co soporte técnico por correo electrónico (soc_tech@microsemi.com) ou póñase en contacto cunha oficina de vendas local. As listas de oficinas de vendas pódense consultar en www.microsemi.com/soc/company/contact/default.aspx.

Soporte técnico ITAR

Para obter asistencia técnica sobre FPGA RH e RT reguladas polo Regulamento Internacional de Tráfico de Armas (ITAR), póñase en contacto connosco a través de soc_tech_itar@microsemi.com. Alternativamente, dentro dos meus casos, seleccione Si na lista despregable ITAR. Para obter unha lista completa de Microsemi FPGA reguladas por ITAR, visite o ITAR web páxina.

Microsemi Corporation (NASDAQ: MSCC) ofrece unha carteira completa de solucións de semicondutores para: aeroespacial, defensa e seguridade; empresa e comunicacións; e mercados industriais e de enerxías alternativas. Os produtos inclúen dispositivos analóxicos e de RF de alto rendemento e alta fiabilidade, circuítos integrados de sinal mixto e RF, SoC personalizables, FPGA e subsistemas completos. Microsemi ten a súa sede en Aliso Viejo, California. Máis información en www.microsemi.com.

© 2014 Microsemi Corporation. Todos os dereitos reservados. Microsemi e o logotipo de Microsemi son marcas comerciais de Microsemi Corporation. Todas as outras marcas comerciais e marcas de servizo son propiedade dos seus respectivos propietarios.

Sede Corporativa Microsemi
One Enterprise, Aliso Viejo CA 92656 USA
Dentro dos EUA: +1 949-380-6100
Vendas: +1 949-380-6136
Fax: +1 949-215-4996

Documentos/Recursos

Configuración do controlador Microsemi SmartFusion2 FPGA Fabric DDR [pdfGuía do usuario Configuración do controlador SmartFusion2 FPGA Fabric DDR, SmartFusion2, Configuración do controlador DDR FPGA Fabric, Configuración do controlador

Referencias

• Manual de usuario