Microsemi SmartFusion2 FPGA Fabric DDR Controller Configuration User Guide

Introduktion

SmartFusion2 FPGA har två inbyggda DDR-kontroller – en tillgänglig via MSS (MDDR) och den andra avsedd för direktåtkomst från FPGA Fabric (FDDR). MDDR och FDDR styr båda off-chip DDR-minnen.
För att fullständigt konfigurera Fabric DDR-kontrollern måste du:

1. Använd Fabric External Memory DDR Controller Configurator för att konfigurera DDR Controller, välj dess datapath-bussgränssnitt (AXI eller AHBLite) och välj DDR-klockfrekvensen såväl som strukturdatapath-klockfrekvensen.
2. Ställ in registervärdena för DDR-styrenhetens register så att de matchar dina externa DDR-minnesegenskaper.
3. Instantiera Fabric DDR som en del av en användarapplikation och gör dataväganslutningar.
4. Anslut DDR-styrenhetens APB-konfigurationsgränssnitt enligt definitionen av Peripheral Initialization-lösningen.

Fabric External Memory DDR Controller Configurator

Fabric External Memory DDR (FDDR) Configurator används för att konfigurera den övergripande datavägen och de externa DDR-minnesparametrarna för Fabric DDR Controller.

Bild 1-1 • FDDR Configurator Overview

Minnesinställningar 

Använd Minnesinställningar för att konfigurera dina minnesalternativ i MDDR.

• Minnestyp – LPDDR, DDR2 eller DDR3
• Databredd – 32-bitars, 16-bitars eller 8-bitars
• Klockfrekvens – Valfritt värde (decimal/bråk) i intervallet 20 MHz till 333 MHz
• SECDED Aktiverad ECC – PÅ eller AV
• Adresskartläggning – {ROW,BANK,COLUMN},{BANK,ROW,COLUMN}

Inställningar för tyggränssnitt 

FPGA-tyggränssnitt – Detta är datagränssnittet mellan FDDR och FPGA-designen. Eftersom FDDR är en minneskontroller är den tänkt att vara en slav på en AXI- eller AHB-buss. Bussens Master initierar busstransaktioner, vilka i sin tur tolkas av FDDR som minnestransaktioner och kommuniceras till off-chip DDR-minnet. FDDR-tyggränssnittsalternativ är:

• Använda ett AXI-64-gränssnitt – En master får åtkomst till FDDR via ett 64-bitars\AXI-gränssnitt.
• Använda ett enda AHB-32-gränssnitt – En master får åtkomst till FDDR via ett enda 32-bitars AHB-gränssnitt.
• Använda två AHB-32-gränssnitt – Två masters får åtkomst till FDDR med två 32-bitars AHB-gränssnitt.

FPGA CLOCK Divisor – Anger frekvensförhållandet mellan DDR-styrenhetens klocka (CLK_FDDR) och klockan som styr strukturgränssnittet (CLK_FIC64). CLK_FIC64-frekvensen bör vara lika med den för AHB/AXI-delsystemet som är anslutet till FDDR AHB/AXI-bussgränssnittet. Till exempelample, om du har ett DDR RAM som körs på 200 MHz och ditt Fabric/AXI Subsystem körs på 100 MHz, måste du välja en divisor på 2 (Figur 1-2).

Figur 1-2 • Fabric Interface Settings – AXI Interface och FDDR Clock Divisor Agreement

Använd tyg PLL LÅSA – Om CLK_BASE kommer från en tyg-CCC, kan du ansluta tygets CCC LOCK-utgång till FDDR FAB_PLL_LOCK-ingången. CLK_BASE är inte stabil förrän Fabric CCC låser sig. Därför rekommenderar Microsemi att du håller FDDR i återställning (dvs. bekräftar CORE_RESET_N-ingången) tills CLK_BASE är stabil. LOCK-utgången från Fabric CCC indikerar att Fabric CCC-utgångsklockorna är stabila. Genom att markera alternativet Använd FAB_PLL_LOCK kan du exponera FAB_PLL_LOCK-ingångsporten för FDDR. Du kan sedan ansluta LOCK-utgången från Fabric CCC till FAB_PLL_LOCK-ingången på FDDR.

IO Drive Styrka 

Välj en av följande drivstyrkor för dina DDR I/O:er:

• Halv drivstyrka
• Full drivstyrka

Beroende på din DDR-minnestyp och den I/O-styrka du väljer, ställer Libero SoC in DDR I/O-standarden för ditt FDDR-system enligt följande:

DDR-minnestyp	Halv drivstyrka	Full drivstyrka
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

Aktivera avbrott 

FDDR kan höja avbrott när vissa fördefinierade villkor är uppfyllda. Markera Aktivera avbrott i FDDR-konfiguratorn om du vill använda dessa avbrott i din applikation.
Detta exponerar avbrottssignalerna på FDDR-instansen. Du kan ansluta dessa avbrottssignaler som din design kräver. Följande avbrottssignaler och deras förutsättningar är tillgängliga:

• FIC_INT – Genereras när det finns ett fel i transaktionen mellan mastern och FDDR
• IO_CAL_INT – Gör att du kan omkalibrera DDR I/O genom att skriva till DDR-kontrollerregister via APB-konfigurationsgränssnittet. När kalibreringen är klar höjs detta avbrott. För detaljer om I/O-omkalibrering, se Microsemi SmartFusion2 User Guide.
• PLL_LOCK_INT – Indikerar att FDDR FPLL har låst
• PLL_LOCKLOST_INT – Indikerar att FDDR FPLL har tappat låset
• FDDR_ECC_INT – Indikerar att ett en- eller tvåbitsfel har upptäckts

Tyg Klockfrekvens 

Klockfrekvensberäkning baserad på din aktuella klockfrekvens och KLOCKDIVISOR, visas i MHz.
Fabric Clock Frequency (i MHz) = Klockfrekvens / CLOCK divisor

Minnesbandbredd 

Minnesbandbreddsberäkning baserat på ditt aktuella klockfrekvensvärde i Mbps.
Minnesbandbredd (i Mbps) = 2 * Klockfrekvens

Total bandbredd

Beräkning av total bandbredd baserat på din nuvarande klockfrekvens, databredd och klockadelare, i Mbps.
Total bandbredd (i Mbps) = (2 * Klockfrekvens * Databredd) / CLOCK Divisor

FDDR-kontrollerkonfiguration

När du använder Fabric DDR Controller för att komma åt ett externt DDR-minne, måste DDR Controller konfigureras under körning. Detta görs genom att skriva konfigurationsdata till dedikerade DDR-kontrollerkonfigurationsregister. Dessa konfigurationsdata är beroende av egenskaperna hos det externa DDR-minnet och din applikation. Det här avsnittet beskriver hur du anger dessa konfigurationsparametrar i FDDR-styrenhetens konfigurator och hur konfigurationsdata hanteras som en del av den övergripande lösningen för Perifer Initialization. Se användarhandboken för Peripheral Initialization för detaljerad information om Peripheral Initialization-lösningen.

Tyg DDR-kontrollregister 

Fabric DDR Controller har en uppsättning register som måste konfigureras under körning. Konfigurationsvärdena för dessa register representerar olika parametrar (t.example, DDR-läge, PHY-bredd, burst-läge, ECC, etc.). För detaljer om DDR-kontrollerns konfigurationsregister, se Microsemi SmartFusion2 User's Guide.

Fabric DDR Register Configuration 

Använd flikarna Memory Initialization (Figur 2-1) och Memory Timing (Figur 2-2) för att ange parametrar som motsvarar ditt DDR-minne och applikation. Värden du anger i dessa flikar översätts automatiskt till lämpliga registervärden. När du klickar på en specifik parameter beskrivs dess motsvarande register i fönstret Registerbeskrivning (Figur 1-1 på sidan 4).

Bild 2-1 • FDDR-konfiguration – Fliken Minnesinitiering

Bild 2-2 • FDDR-konfiguration – Fliken Minnestiming

Importerar DDR-konfiguration Files

Förutom att ange DDR-minnesparametrar med hjälp av flikarna Memory Initialization och Timing, kan du importera DDR-registervärden från en file. För att göra det, klicka på knappen Importera konfiguration och navigera till texten file som innehåller DDR-registernamn och -värden. Figur 2-3 visar syntaxen för importkonfigurationen.

Bild 2-3 • DDR-registerkonfiguration File Syntax

Notera: Om du väljer att importera registervärden istället för att mata in dem med GUI, måste du ange alla nödvändiga registervärden. Se SmartFusion2 användarhandbok för detaljer

Exporterar DDR-konfiguration Files

Du kan också exportera aktuell registerkonfigurationsdata till en text file. Detta file kommer att innehålla registervärden som du importerade (om några) samt de som beräknades från GUI-parametrar som du angav i den här dialogrutan.
Om du vill ångra ändringar du har gjort i DDR-registrets konfiguration kan du göra det med Återställ standard. Detta tar bort all registerkonfigurationsdata och du måste antingen importera om eller ange denna data igen. Data återställs till hårdvaruåterställningsvärdena.

Genererad data 

Klicka på OK för att generera konfigurationen. Baserat på din inmatning på flikarna General, Memory Timing och Memory Initialization, beräknar FDDR Configurator värden för alla DDR-konfigurationsregister och exporterar dessa värden till ditt firmwareprojekt och din simulering files. Den exporterade file syntax visas i figur 2-4.

Bild 2-4 • Exporterad DDR-registerkonfiguration File Syntax

Firmware

När du genererar SmartDesign, följande files genereras i katalogen /firmware/ drivers_config/sys_config. Dessa files krävs för att CMSIS-firmware-kärnan ska kompileras korrekt och innehålla information om din nuvarande design, inklusive perifer konfigurationsdata och klockkonfigurationsinformation för MSS. Redigera inte dessa files manuellt, eftersom de återskapas varje gång din rotdesign återskapas.

• sys_config.c
• sys_config.h
• sys_config_mddr_define.h – MDDR-konfigurationsdata.
• sys_config_fddr_define.h – FDDR-konfigurationsdata.
• sys_config_mss_clocks.h – MSS-klockkonfiguration

Simulering

När du genererar den SmartDesign som är kopplad till din MSS, kommer följande simulering files genereras i katalogen /simulering:

• test.bfm – BFM på toppnivå file som först exekveras under någon simulering som tränar SmartFusion2 MSS Cortex-M3-processorn. Den kör peripheral_init.bfm och user.bfm, i den ordningen.
• peripheral_init.bfm – Innehåller BFM-proceduren som emulerar funktionen CMSIS::SystemInit() som körs på Cortex-M3 innan du går in i main()-proceduren. Den kopierar konfigurationsdata för eventuell kringutrustning som används i konstruktionen till de korrekta konfigurationsregistren för kringutrustning och väntar sedan på att all kringutrustning är klar innan den hävdar att användaren kan använda dessa kringutrustningar.
• FDDR_init.bfm – Innehåller BFM-skrivkommandon som simulerar skrivningar av Fabric DDR-konfigurationsregisterdata som du angav (med hjälp av dialogrutan Redigera register) till DDR-styrenhetens register.
• user.bfm – Avsedd för användarkommandon. Du kan simulera datasökvägen genom att lägga till dina egna BFM-kommandon i denna file. Kommandon i detta file kommer att köras efter att peripheral_init.bfm har slutförts.

Med hjälp av files ovan simuleras konfigurationsvägen automatiskt. Du behöver bara redigera user.bfm file för att simulera datavägen. Redigera inte test.bfm, peripheral_init.bfm eller MDDR_init.bfm fileär som dessa files återskapas varje gång din rotdesign återskapas.

Fabric DDR Configuration Path 

Peripheral Initialization-lösningen kräver att du, förutom att specificera Fabric DDR-konfigurationsregistervärden, konfigurerar APB-konfigurationsdatasökvägen i MSS (FIC_2). Funktionen SystemInit() skriver data till FDDR-konfigurationsregistren via FIC_2 APB-gränssnittet.

Notera: Om du använder System Builder ställs konfigurationsvägen in och ansluts automatiskt.

Bild 2-5 • FIC_2 Configurator Overview

Så här konfigurerar du FIC_2-gränssnittet:

1. Öppna FIC_2-konfiguratorns dialogruta (Figur 2-5) från MSS-konfiguratorn.
2. Välj alternativet Initiera kringutrustning med Cortex-M3.
3. Se till att MSS DDR är markerad, liksom Fabric DDR/SERDES-blocken om du använder dem.
4. Klicka på OK för att spara dina inställningar. Detta exponerar FIC_2-konfigurationsportarna (klocka, återställning och APB-bussgränssnitt), som visas i figur 2-6.
5. Generera MSS. FIC_2-portarna (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK och FIC_2_APB_M_RESET_N) är nu exponerade vid MSS-gränssnittet och kan anslutas till CoreSF2Config och CoreSF2Reset enligt specifikationen för Perifer Initialization-lösning

Bild 2-6 • FIC_2-portar

Portbeskrivning

FDDR kärnportar 

Tabell 3-1 • FDDR-kärnportar

Portnamn	Riktning	Beskrivning
CORE_RESET_N	IN	FDDR Controller Återställning
CLK_BASE	IN	FDDR Fabric Interface Klocka
FPLL_LOCK	UT	FDDR PLL Låsutgång – hög när FDDR PLL är låst
CLK_BASE_PLL_LOCK	IN	Tyg PLL-låsingång. Denna ingång exponeras endast när alternativet Använd FAB_PLL_LOCK är valt.

Avbryt portar

Denna grupp av portar exponeras när du väljer alternativet Aktivera avbrott.

Tabell 3-2 • Avbrottsportar

Portnamn	Riktning	Beskrivning
PLL_LOCK_INT	UT	Påstår när FDDR PLL låser sig.
PLL_LOCKLOST_INT	UT	Säkerställer när FDDR PLL-lås tappas.
ECC_INT	UT	Säkerställer när en ECC-händelse inträffar.
IO_CALIB_INT	UT	Säkerställer när I/O-kalibreringen är klar.
FIC_INT	UT	Säkerställer när det finns ett fel i AHB/AXI-protokollet på Fabric-gränssnittet.

APB3-konfigurationsgränssnitt 

Tabell 3-3 • APB3-konfigurationsgränssnitt

Portnamn	Riktning	Beskrivning
APB_S_PENABLE	IN	Aktivera slav
APB_S_PSEL	IN	Välj slav
APB_S_PWRITE	IN	Skriv Aktivera
APB_S_PADDR[10:2]	IN	Adress
APB_S_PWDATA[15:0]	IN	Skriv data
APB_S_PREADY	UT	Slav redo
APB_S_PSLVERR	UT	Slavfel
APB_S_PRDATA[15:0]	UT	Läs data
APB_S_PRESET_N	IN	Slavåterställning
APB_S_PCLK	IN	Klocka

DDR PHY-gränssnitt 

Tabell 3-4 • DDR PHY-gränssnitt 

Portnamn	Riktning	Beskrivning
FDDR_CAS_N	UT	DRAM CASN
FDDR_CKE	UT	DRAM CKE
FDDR_CLK	UT	Klocka, P-sida
FDDR_CLK_N	UT	Klocka, N sida
FDDR_CS_N	UT	DRAM CSN
FDDR_ODT	UT	DRAM ODT
FDDR_RAS_N	UT	DRAM RASN
FDDR_RESET_N	UT	DRAM-återställning för DDR3
FDDR_WE_N	UT	DRAM WEN
FDDR_ADDR[15:0]	UT	Dram Adress bitar
FDDR_BA[2:0]	UT	Dram Bank Adress
FDDR_DM_RDQS[4:0]	IN UT	Dram Data Mask
FDDR_DQS[4:0]	IN UT	Dram Data Strobe Input/Output – P Side
FDDR_DQS_N[4:0]	IN UT	Dram Data Strobe Input/Output – N sida
FDDR_DQ[35:0]	IN UT	DRAM-datainmatning/-utgång
FDDR_FIFO_WE_IN[2:0]	IN	FIFO i signal
FDDR_FIFO_WE_OUT[2:0]	UT	FIFO utsignal
FDDR_DM_RDQS ([3:0]/[1:0]/[0])	IN UT	Dram Data Mask
FDDR_DQS ([3:0]/[1:0]/[0])	IN UT	Dram Data Strobe Input/Output – P Side
FDDR_DQS_N ([3:0]/[1:0]/[0])	IN UT	Dram Data Strobe Input/Output – N sida
FDDR_DQ ([31:0]/[15:0]/[7:0])	IN UT	DRAM-datainmatning/-utgång
FDDR_DQS_TMATCH_0_IN	IN	FIFO i signal
FDDR_DQS_TMATCH_0_OUT	UT	FIFO utsignal
FDDR_DQS_TMATCH_1_IN	IN	FIFO i signal (endast 32-bitars)
FDDR_DQS_TMATCH_1_OUT	UT	FIFO ut-signal (endast 32-bitars)
FDDR_DM_RDQS_ECC	IN UT	Dram ECC Data Mask
FDDR_DQS_ECC	IN UT	Dram ECC Data Strobe Input/Output – P Side
FDDR_DQS_ECC_N	IN UT	Dram ECC Data Strobe Input/Output – N sida
FDDR_DQ_ECC ([3:0]/[1:0]/[0])	IN UT	DRAM ECC Data In/Output
FDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO i signal
FDDR_DQS_TMATCH_ECC_OUT	UT	ECC FIFO utsignal (endast 32-bitars)

Notera: Portbredderna för vissa portar ändras beroende på valet av PHY-bredd. Notationen "[a:0]/ [b:0]/[c:0]" används för att beteckna sådana portar, där "[a:0]" hänvisar till portbredden när en 32-bitars PHY-bredd är vald , "[b:0]" motsvarar en 16-bitars PHY-bredd och "[c:0]" motsvarar en 8-bitars PHY-bredd.

AXI Bus Interface 

Tabell 3-5 • AXI Bus Interface

Portnamn	Riktning	Beskrivning
AXI_S_AWREADY	UT	Skriv adress redo
AXI_S_WREADY	UT	Skriv adress redo
AXI_S_BID[3:0]	UT	Svars-ID
AXI_S_BRESP[1:0]	UT	Skriv svar
AXI_S_BVALID	UT	Skriv svar giltigt
AXI_S_ARREADY	UT	Läs adress redo
AXI_S_RID[3:0]	UT	Läs ID Tag
AXI_S_RRESP[1:0]	UT	Läs svar
AXI_S_RDATA[63:0]	UT	Läs data
AXI_S_RLAST	UT	Läs sist – Denna signal indikerar den senaste överföringen i en lässkur.
AXI_S_RVALID	UT	Läs adress giltig
AXI_S_AWID[3:0]	IN	Skriv adress-ID
AXI_S_AWADDR[31:0]	IN	Skriv adress
AXI_S_AWLEN[3:0]	IN	Spränglängd
AXI_S_AWSIZE[1:0]	IN	Burst storlek
AXI_S_AWBURST[1:0]	IN	Burst typ
AXI_S_AWLOCK[1:0]	IN	Låstyp – Denna signal ger ytterligare information om överföringens atomära egenskaper.
AXI_S_AWVALID	IN	Skriv adress giltig
AXI_S_WID[3:0]	IN	Skriv data-ID tag
AXI_S_WDATA[63:0]	IN	Skriv data
AXI_S_WSTRB[7:0]	IN	Skriv strobes
AXI_S_WLAST	IN	Skriv sist
AXI_S_WVALID	IN	Skriv giltigt
AXI_S_BREADY	IN	Skriv klart
AXI_S_ARID[3:0]	IN	Läs adress-ID
AXI_S_ARADDR[31:0]	IN	Läs adressen
AXI_S_ARLEN[3:0]	IN	Spränglängd
AXI_S_ARSIZE[1:0]	IN	Burst storlek
AXI_S_ARBURST[1:0]	IN	Burst typ
AXI_S_ARLOCK[1:0]	IN	Låstyp
AXI_S_ARVALID	IN	Läs adress giltig
AXI_S_RREADY	IN	Läs adress redo
Portnamn	Riktning	Beskrivning
AXI_S_CORE_RESET_N	IN	MDDR global återställning
AXI_S_RMW	IN	Indikerar om alla bytes i ett 64-bitars körfält är giltiga för alla slag i en AXI-överföring. Indikerar att alla bytes i alla taktslag är giltiga i skuren och att styrenheten bör skriva kommandon som standard. Indikerar att vissa bytes är ogiltiga och att styrenheten bör använda RMW-kommandon som standard. Detta klassas som en AXI-skrivadresskanals sidbandssignal och är giltig med AWVALID-signalen. Används endast när ECC är aktiverat.

AHB0 bussgränssnitt 

Tabell 3-6 • AHB0 bussgränssnitt 

Portnamn	Riktning	Beskrivning
AHB0_S_HREADYOUT	UT	AHBL slav redo – När hög för en skrivning indikerar att slaven är redo att acceptera data och när hög för en läsning indikerar att data är giltig.
AHB0_S_HRESP	UT	AHBL-svarsstatus – När den körs högt i slutet av en transaktion indikerar det att transaktionen har slutförts med fel. När den körs lågt i slutet av en transaktion indikerar det att transaktionen har slutförts framgångsrikt.
AHB0_S_HRDATA[31:0]	UT	AHBL read data – Läs data från slaven till mastern
AHB0_S_HSEL	IN	AHBL-slavval – När det bekräftas är slaven den för närvarande valda AHBL-slaven på AHB-bussen.
AHB0_S_HADDR[31:0]	IN	AHBL-adress – byte-adress på AHBL-gränssnittet
AHB0_S_HBURST[2:0]	IN	AHBL spränglängd
AHB0_S_HSIZE[1:0]	IN	AHBL-överföringsstorlek – Indikerar storleken på den aktuella överföringen (endast 8/16/32 byte-transaktioner)
AHB0_S_HTRANS[1:0]	IN	AHBL-överföringstyp – Indikerar överföringstypen för den aktuella transaktionen.
AHB0_S_HMASTLOCK	IN	AHBL-lås – När det hävdas är den aktuella överföringen en del av en låst transaktion.
AHB0_S_HWRITE	IN	AHBL-skrivning – När hög indikerar att den aktuella transaktionen är en skrivning. När låg indikerar att den aktuella transaktionen är en läsning.
AHB0_S_HREADY	IN	AHBL redo – När hög, indikerar att slaven är redo att acceptera en ny transaktion.
AHB0_S_HWDATA[31:0]	IN	AHBL-skrivdata – Skriv data från mastern till slaven

AHB1 bussgränssnitt 

Tabell 3-7 • AHB1 bussgränssnitt

Portnamn	Riktning	Beskrivning
AHB1_S_HREADYOUT	UT	AHBL slav redo – När hög för en skrivning, indikerar slaven är redo att acceptera data, och när hög för en läsning, indikerar att data är giltig.
AHB1_S_HRESP	UT	AHBL-svarsstatus – När den körs högt i slutet av en transaktion indikerar det att transaktionen har slutförts med fel. När den är låg i slutet av en transaktion, indikerar det att transaktionen har slutförts framgångsrikt.
AHB1_S_HRDATA[31:0]	UT	AHBL read data – Läs data från slaven till mastern
AHB1_S_HSEL	IN	AHBL-slavval – När det bekräftas är slaven den för närvarande valda AHBL-slaven på AHB-bussen.
AHB1_S_HADDR[31:0]	IN	AHBL-adress – byte-adress på AHBL-gränssnittet
AHB1_S_HBURST[2:0]	IN	AHBL spränglängd
AHB1_S_HSIZE[1:0]	IN	AHBL-överföringsstorlek – Indikerar storleken på den aktuella överföringen (endast 8/16/32 byte-transaktioner).
AHB1_S_HTRANS[1:0]	IN	AHBL-överföringstyp – Indikerar överföringstypen för den aktuella transaktionen.
AHB1_S_HMASTLOCK	IN	AHBL-lås – När det hävdas är den aktuella överföringen en del av en låst transaktion.
AHB1_S_HWRITE	IN	AHBL-skrivning – När den är hög, indikerar den att den aktuella transaktionen är en skrivning. När låg, indikerar att den aktuella transaktionen är en läsning.
AHB1_S_HREADY	IN	AHBL redo – När hög, indikerar att slaven är redo att acceptera en ny transaktion.
AHB1_S_HWDATA[31:0]	IN	AHBL-skrivdata – Skriv data från mastern till slaven

Produktsupport

Microsemi SoC Products Group stödjer sina produkter med olika supporttjänster, inklusive kundtjänst, tekniskt kundsupportcenter, ett webwebbplats, e-post och försäljningskontor över hela världen. Den här bilagan innehåller information om hur du kontaktar Microsemi SoC Products Group och använder dessa supporttjänster.

Kundservice 

Kontakta kundtjänst för icke-teknisk produktsupport, såsom produktpriser, produktuppgraderingar, uppdateringsinformation, orderstatus och auktorisering.
Från Nordamerika, ring 800.262.1060
Från resten av världen, ring 650.318.4460
Faxa, från var som helst i världen, 408.643.6913

Kundsupportcenter 

Microsemi SoC Products Group bemannar sitt tekniska kundsupportcenter med mycket skickliga ingenjörer som kan hjälpa dig att svara på dina frågor om hårdvara, mjukvara och design om Microsemi SoC-produkter. Customer Technical Support Center lägger ner mycket tid på att skapa programanteckningar, svar på vanliga designcykelfrågor, dokumentation av kända problem och olika vanliga frågor. Så, innan du kontaktar oss, vänligen besök våra onlineresurser. Det är mycket troligt att vi redan har svarat på dina frågor.

Teknisk support 

Besök kundsupporten webwebbplats (www.microsemi.com/soc/support/search/default.aspx) för mer information och support. Många svar tillgängliga på den sökbara web resursen inkluderar diagram, illustrationer och länkar till andra resurser på webplats.

Webplats

Du kan bläddra i en mängd olika tekniska och icke-tekniska uppgifter på SoCs hemsida, på www.microsemi.com/soc.

Kontakta Customer Technical Support Center 

Högutbildade ingenjörer bemannar tekniskt supportcenter. Det tekniska supportcentret kan kontaktas via e-post eller via Microsemi SoC Products Group webplats.

E-post

Du kan kommunicera dina tekniska frågor till vår e-postadress och få svar via e-post, fax eller telefon. Om du har designproblem kan du också maila din design files att få hjälp. Vi övervakar ständigt e-postkontot under hela dagen. När du skickar din förfrågan till oss, se till att inkludera ditt fullständiga namn, företagsnamn och din kontaktinformation för effektiv behandling av din förfrågan. Den tekniska supportens e-postadress är soc_tech@microsemi.com.

Mina fall 

Microsemi SoC Products Group-kunder kan skicka in och spåra tekniska ärenden online genom att gå till Mitt ärende

Utanför USA 

Kunder som behöver hjälp utanför USA:s tidszoner kan antingen kontakta teknisk support via e-post (soc_tech@microsemi.com) eller kontakta ett lokalt försäljningskontor. Försäljningskontorslistor finns på www.microsemi.com/soc/company/contact/default.aspx.

ITAR teknisk support

För teknisk support på RH och RT FPGA som regleras av International Traffic in Arms Regulations (ITAR), kontakta oss via soc_tech_itar@microsemi.com. Alternativt, i Mina ärenden, välj Ja i rullgardinsmenyn ITAR. För en komplett lista över ITAR-reglerade Microsemi FPGA:er, besök ITAR web sida.

Microsemi Corporation (NASDAQ: MSCC) erbjuder en omfattande portfölj av halvledarlösningar för: flyg, försvar och säkerhet; företag och kommunikation; och industriella och alternativa energimarknader. Produkterna inkluderar högpresterande, högtillförlitliga analoga och RF-enheter, integrerade kretsar för blandade signaler och RF, anpassningsbara SoC:er, FPGA:er och kompletta delsystem. Microsemi har sitt huvudkontor i Aliso Viejo, Kalifornien. Läs mer på www.microsemi.com.

© 2014 Microsemi Corporation. Alla rättigheter förbehållna. Microsemi och Microsemi-logotypen är varumärken som tillhör Microsemi Corporation. Alla andra varumärken och servicemärken tillhör sina respektive ägare.

Microsemis huvudkontor
One Enterprise, Aliso Viejo CA 92656 USA
Inom USA: +1 949-380-6100
Försäljning: +1 949-380-6136
Fax: +1 949-215-4996

Dokument/resurser

Microsemi SmartFusion2 FPGA Fabric DDR Controller Konfiguration [pdf] Användarhandbok SmartFusion2 FPGA Fabric DDR Controller Configuration, SmartFusion2, FPGA Fabric DDR Controller Configuration, Controller Configuration

Referenser

• Användarmanual