Microsemi SmartFusion2 MSS DDR 控制器配置用戶指南

SmartFusion2 MSS
DDR 控制器配置
Libero SoC v11.6 及更高版本

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介紹

SmartFusion2 MSS 有一個嵌入式 DDR 控制器。該 DDR 控制器旨在控製片外 DDR 存儲器。 MDDR 控制器可以從 MSS 以及 FPGA 架構訪問。此外，還可以繞過 DDR 控制器，為 FPGA 結構提供額外的接口（軟控制器模式 (SMC)）。
要完全配置 MSS DDR 控制器，您必須：

使用 MDDR 配置器選擇數據路徑。

設置 DDR 控制器寄存器的寄存器值。
使用 MSS CCC 配置器選擇 DDR 內存時鐘頻率和 FPGA 架構與 MDDR 時鐘比率（如果需要）。

按照外設初始化解決方案的定義連接控制器的 APB 配置接口。對於 System Builder 構建的 MDDR 初始化電路，請參考第 13 頁的“MSS DDR 配置路徑”和圖 2-7。
您還可以使用獨立的（不是通過系統構建器）外設初始化來構建您自己的初始化電路。請參閱 SmartFusion2 獨立外設初始化用戶指南。

MDDR 配置器

MDDR 配置器用於為 MSS DDR 控制器配置整體數據路徑和外部 DDR 內存參數。

General 選項卡設置內存和結構接口設置（圖 1-1）。
記憶體設定
輸入 DDR 內存穩定時間。這是 DDR 內存需要初始化的時間。默認值為 200 微秒。請參閱您的 DDR 內存數據表，了解要輸入的正確值。
使用內存設置在 MDDR 中配置內存選項。

內存類型 – LPDDR、DDR2 或 DDR3
數據寬度 – 32 位、16 位或 8 位

SECDED 啟用 ECC – 開或關
仲裁方案 – Type-0, Type-1, Type-2,Type-3

最高優先級 ID – 有效值為 0 到 15
地址寬度（位）——有關您使用的 LPDDR/DDR2/DDR3 內存的行、組和列地址位數，請參閱您的 DDR 內存數據表。選擇下拉菜單以根據 LPDDR/DDR2/DDR3 內存的數據表為行/組/列選擇正確的值。

筆記： 下拉列表中的數字是指地址位的數量，而不是行/組/列的絕對數量。對於前amp例如，如果您的 DDR 內存有 4 個 bank，請為 bank 選擇 2 (2 ²=4)。如果您的 DDR 內存有 8 個 bank，請為 bank 選擇 3 (2³ =8)。

結構接口設置
默認情況下，硬核 Cortex-M3 處理器設置為訪問 DDR 控制器。您還可以通過啟用 Fabric Interface Setting 複選框來允許結構主機訪問 DDR 控制器。在這種情況下，您可以選擇以下選項之一：

使用 AXI 接口——架構主控通過 64 位 AXI 接口訪問 DDR 控制器。
使用單個 AHBLite 接口——架構主控通過單個 32 位 AHB 接口訪問 DDR 控制器。

使用兩個 AHBLite 接口——兩個結構主機使用兩個 32 位 AHB 接口訪問 DDR 控制器。
配置 view （圖 1-1）根據您的結構接口選擇進行更新。

I/O 驅動強度（僅限 DDR2 和 DDR3）
為您的 DDR I/O 選擇以下驅動強度之一：

半驅動強度
全驅動強度

Libero SoC 根據您的 DDR 內存類型和 I/O 驅動強度為您的 MDDR 系統設置 DDR I/O 標準（如表 1-1 所示）。
表 1-1 • I/O 驅動強度和 DDR 內存類型

DDR內存類型	半力驅動	全強度驅動
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

IO 標準（僅限 LPDDR）
選擇以下選項之一：

LVCMOS18（最低功耗）為LVCMOS 1.8V IO標準。用於典型的 LPDDR1 應用。
LPDDRI 注意：在選擇該標準之前，請確保您的電路板支持該標準。當以 M2S-EVAL-KIT 或 SF2-STARTER-KIT 板為目標時，您必須使用此選項。 LPDDRI IO 標準要求在板上安裝一個 IMP_CALIB 電阻。

IO 校準（僅限 LPDDR）
使用 LVCMOS18 IO 標準時選擇以下選項之一：

關（典型）

Calibration ON 和 OFF 可選擇控制 IO 校準塊的使用，該塊將 IO 驅動器校準到外部電阻器。關閉時，設備使用預設的 IO 驅動程序調整。
開啟時，需要在 PCB 上安裝一個 150 歐姆的 IMP_CALIB 電阻。
這用於將 IO 校準為 PCB 特性。但是，當設置為ON時，需要安裝一個電阻，否則內存控制器將不會初始化。
有關更多信息，請參閱 AC393-SmartFusion2 和 IGLOO2 電路板設計指南應用
筆記和 SmartFusion2 SoC FPGA 高速 DDR 接口用戶指南。

MDDR 控制器配置

當您使用 MSS DDR 控制器訪問外部 DDR 存儲器時，必須在運行時配置 DDR 控制器。這是通過將配置數據寫入專用 DDR 控制器配置寄存器來完成的。此配置數據取決於外部 DDR 存儲器和您的應用程序的特性。本節介紹如何在 MSS DDR 控制器配置器中輸入這些配置參數，以及如何將配置數據作為整體外設初始化解決方案的一部分進行管理。

MSS DDR 控制寄存器
MSS DDR 控制器有一組需要在運行時配置的寄存器。這些寄存器的配置值代表不同的參數，例如 DDR 模式、PHY 寬度、突發模式和 ECC。有關 DDR 控制器配置寄存器的完整詳細信息，請參閱 SmartFusion2 SoC FPGA 高速 DDR 接口用戶指南。
MDDR 寄存器配置
使用 Memory Initialization（圖 2-1、圖 2-2 和圖 2-3）和 Memory Timing（圖 2-4）選項卡輸入與您的 DDR 內存和應用相對應的參數。您在這些選項卡中輸入的值會自動轉換為適當的寄存器值。當您單擊特定參數時，其對應的寄存器將在 Register Description 窗格中進行描述（第 1 頁圖 1-4 中的下部）。
內存初始化
Memory Initialization 選項卡允許您配置 LPDDR/DDR2/DDR3 內存的初始化方式。內存初始化選項卡中可用的菜單和選項因您使用的 DDR 內存 (LPDDR/DDR2/DDR3) 類型而異。配置選項時請參閱 DDR 內存數據表。當您更改或輸入一個值時，Register Description 窗格會為您提供更新的寄存器名稱和寄存器值。無效值被標記為警告。圖 2-1、圖 2-2 和圖 2-3 分別顯示了 LPDDR、DDR2 和 DDR3 的初始化選項卡。

計時模式——選擇 1T 或 2T 計時模式。在 1T（默認模式）下，DDR 控制器可以在每個時鐘週期發出一條新命令。在 2T 時序模式下，DDR 控制器保持地址和命令總線在兩個時鐘週期內有效。這將總線效率降低為每兩個時鐘一個命令，但它使設置和保持時間加倍。
部分陣列自刷新（僅限 LPDDR）。此功能用於 LPDDR 的節能。
為控制器選擇以下其中一項以在自刷新期間刷新內存量：
– 全陣列：Bank 0、1,2、3 和 XNUMX
– 半陣列：Bank 0 和 1
– 四分之一數組：Bank 0
– 八分之一數組：行地址 MSB=0 的 Bank 0
– 十六分之一數組：行地址 MSB 和 MSB-0 都等於 1 的 Bank 0。
對於所有其他選項，請在配置選項時參閱 DDR 內存數據表。

內存時序
此選項卡允許您配置 Memory Timing 參數。配置內存時序參數時，請參閱 LPDDR/DDR2/DDR3 內存的數據表。
當您更改或輸入一個值時，Register Description 窗格會為您提供更新的寄存器名稱和寄存器值。無效值被標記為警告。

導入 DDR 配置 Files
除了使用 Memory Initialization 和 Timing 選項卡輸入 DDR Memory 參數外，您還可以從 file. 為此，請單擊“導入配置”按鈕並導航到文本 file 包含 DDR 寄存器名稱和值。圖 2-5 顯示了導入配置語法。

筆記： 如果您選擇導入寄存器值而不是使用 GUI 輸入它們，則必須指定所有必要的寄存器值。有關詳細信息，請參閱 SmartFusion2 SoC FPGA 高速 DDR 接口用戶指南。

導出 DDR 配置 Files
也可以將當前寄存器配置數據導出為文本 file。這 file 將包含您導入的寄存器值（如果有）以及根據您在此對話框中輸入的 GUI 參數計算的值。
如果要撤消對 DDR 寄存器配置所做的更改，可以使用 Restore Default 來完成。請注意，這會刪除所有寄存器配置數據，您必須重新導入或重新輸入此數據。數據被重置為硬件重置值。
生成的數據
單擊“確定”以生成配置。根據您在 General、Memory Timing 和 Memory Initialization 選項卡中的輸入，MDDR 配置器計算所有 DDR 配置寄存器的值並將這些值導出到您的固件項目和仿真中 file秒。出口的 file 語法如圖 2-6 所示。

韌體

當您生成 SmartDesign 時，以下內容 files 產生於/firmware/drivers_config/sys_config 目錄。這些 fileCMSIS 固件內核需要 s 才能正確編譯並包含有關您當前設計的信息，包括 MSS 的外設配置數據和時鐘配置信息。不要編輯這些 files 手動，因為每次重新生成根設計時都會重新創建它們。

系統配置文件
系統配置.h

sys_config_mddr_define.h – MDDR 配置數據。
Sys_config_fddr_define.h——FDDR 配置數據。
sys_config_mss_clocks.h – MSS 時鐘配置

模擬
當您生成與您的 MSS 關聯的 SmartDesign 時，以下模擬 files 產生於/仿真目錄：

test.bfm – 頂級 BFM file 這是在任何運行 SmartFusion2 MSS 的 Cortex-M3 處理器的模擬期間首先“執行”的。它按順序執行 peripheral_init.bfm 和 user.bfm。
peripheral_init.bfm – 包含 BFM 過程，該過程模擬在您進入 main() 過程之前在 Cortex-M3 上運行的 CMSIS::SystemInit() 函數。它實質上是將設計中使用的任何外設的配置數據複製到正確的外設配置寄存器，然後等待所有外設準備就緒，然後斷言用戶可以使用這些外設。

MDDR_init.bfm – 包含 BFM 寫入命令，模擬將您輸入（使用上面的編輯寄存器對話框）的 MSS DDR 配置寄存器數據寫入 DDR 控制器寄存器。
user.bfm——用於用戶命令。您可以通過在此添加自己的 BFM 命令來模擬數據路徑 file. 在此命令 file 將在 peripheral_init.bfm 完成後“執行”。

使用 files 以上，配置路徑是自動模擬的。你只需要編輯 user.bfm file 模擬數據路徑。不要編輯 test.bfm、peripheral_init.bfm 或 MDDR_init.bfm file就像這些 file每次重新生成根設計時都會重新創建 s。

MSS DDR 配置路徑
外設初始化解決方案要求，除了指定 MSS DDR 配置寄存器值之外，您還需要在 MSS (FIC_2) 中配置 APB 配置數據路徑。 SystemInit() 函數通過 FIC_2 APB 接口將數據寫入 MDDR 配置寄存器。
筆記： 如果您使用的是 System Builder，則會自動設置和連接配置路徑。

配置 FIC_2 接口：

從 MSS 配置器打開 FIC_2 配置器對話框（圖 2-7）。
選擇 Initialize peripherals using Cortex-M3 選項。
確保選中 MSS DDR，如果正在使用 Fabric DDR/SERDES 塊，也選中它們。

單擊確定以保存您的設置。這將公開 FIC_2 配置端口（時鐘、復位和 APB 總線接口），如圖 2-8 所示。
生成 MSS。 FIC_2 端口（FIC_2_APB_MASTER、FIC_2_APB_M_PCLK 和 FIC_2_APB_M_RESET_N）現在在 MSS 接口處公開，並且可以根據外設初始化解決方案規範連接到 CoreConfigP 和 CoreResetP。

有關配置和連接 CoreConfigP 和 CoreResetP 內核的完整詳細信息，請參閱外設初始化用戶指南。

連接埠說明

DDR PHY 接口
表 3-1 • DDR PHY 接口

連接埠名稱	方向	描述
MDDR_CAS_N	出去	動態隨機存取存儲器
MDDR_CKE	出去	內存CKE
MDDR_時鐘	出去	時鐘，P側
MDDR_CLK_N	出去	時鐘，N 側
MDDR_CS_N	出去	動態隨機存取存儲器
MDDR_ODT	出去	動態隨機存取存儲器
MDDR_RAS_N	出去	動態隨機存取存儲器
MDDR_RESET_N	出去	DDR3 的 DRAM 重置。對於 LPDDR 和 DDR2 接口忽略此信號。將其標記為未用於 LPDDR 和 DDR2 接口。
MDDR_WE_N	出去	文德拉姆
MDDR_ADDR[15:0]	出去	內存地址位
MDDR_BA[2:0]	出去	Dram 銀行地址
MDDR_DM_RDQS ([3:0]/[1:0]/[0])	進出	數據掩碼
MDDR_DQS ([3:0]/[1:0]/[0])	進出	Dram 數據選通輸入/輸出 – P 側
MDDR_DQS_N ([3:0]/[1:0]/[0])	進出	Dram 數據選通輸入/輸出 – N 側
MDDR_DQ ([31:0]/[15:0]/[7:0])	進出	DRAM 數據輸入/輸出
MDDR_DQS_TMATCH_0_IN	IN	FIFO 輸入信號
MDDR_DQS_TMATCH_0_OUT	出去	FIFO輸出信號
MDDR_DQS_TMATCH_1_IN	IN	信號中的 FIFO（僅限 32 位）
MDDR_DQS_TMATCH_1_OUT	出去	FIFO 輸出信號（僅限 32 位）
MDDR_DM_RDQS_ECC	進出	DRAM ECC 數據掩碼
MDDR_DQS_ECC	進出	Dram ECC 數據選通輸入/輸出 – P 側
MDDR_DQS_ECC_N	進出	Dram ECC 數據選通輸入/輸出 – N 側
MDDR_DQ_ECC ([3:0]/[1:0]/[0])	進出	DRAM ECC 數據輸入/輸出
MDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO 輸入信號
MDDR_DQS_TMATCH_ECC_OUT	出去	ECC FIFO 輸出信號（僅限 32 位）

筆記： 某些端口的端口寬度會根據 PHY 寬度的選擇而改變。符號“[a:0]/[b:0]/[c:0]”用於表示此類端口，其中“[a:0]”指的是選擇 32 位 PHY 寬度時的端口寬度，“[b:0]”對應16位PHY寬度，“[c:0]”對應8位PHY寬度。

Fabric Master AXI 總線接口
表 3-2 • Fabric Master AXI 總線接口

連接埠名稱	方向	描述
DDR_AXI_S_AWREADY	出去	寫地址就緒
DDR_AXI_S_WREADY	出去	寫地址就緒
DDR_AXI_S_BID[3:0]	出去	響應編號
DDR_AXI_S_BRESP[1:0]	出去	寫回复
DDR_AXI_S_BVALID	出去	寫入響應有效
DDR_AXI_S_ARREADY	出去	讀地址準備好
DDR_AXI_S_RID[3:0]	出去	讀ID Tag
DDR_AXI_S_RRESP[1:0]	出去	讀取響應
DDR_AXI_S_RDATA[63:0]	出去	讀取數據
DDR_AXI_S_RLAST	出去	Read Last 該信號表示讀取突發中的最後一次傳輸
DDR_AXI_S_RVALID	出去	讀地址有效
DDR_AXI_S_AWID[3:0]	IN	寫入地址 ID
DDR_AXI_S_AWADDR[31:0]	IN	寫入地址
DDR_AXI_S_AWLEN[3:0]	IN	突髮長度
DDR_AXI_S_AWSIZE[1:0]	IN	突發尺寸
DDR_AXI_S_AWBURST[1:0]	IN	連髮型
DDR_AXI_S_AWLOCK[1:0]	IN	鎖定類型此信號提供有關傳輸的原子特性的附加信息
DDR_AXI_S_AWVALID	IN	寫地址有效
DDR_AXI_S_WID[3:0]	IN	寫入數據 ID tag
DDR_AXI_S_WDATA[63:0]	IN	寫入數據
DDR_AXI_S_WSTRB[7:0]	IN	寫選通
DDR_AXI_S_WLAST	IN	最後寫
DDR_AXI_S_WVALID	IN	寫入有效
DDR_AXI_S_BREADY	IN	寫就緒
DDR_AXI_S_ARID[3:0]	IN	讀取地址 ID
DDR_AXI_S_ARADDR[31:0]	IN	讀取地址
DDR_AXI_S_ARLEN[3:0]	IN	突髮長度
DDR_AXI_S_ARSIZE[1:0]	IN	突發尺寸
DDR_AXI_S_ARBURST[1:0]	IN	連髮型
DDR_AXI_S_ARLOCK[1:0]	IN	鎖型
DDR_AXI_S_ARVALID	IN	讀地址有效
DDR_AXI_S_RREADY	IN	讀地址準備好

表 3-2 • Fabric Master AXI 總線接口（續）

連接埠名稱	方向	描述
DDR_AXI_S_CORE_RESET_N	IN	MDDR 全局重置
DDR_AXI_S_RMW	IN	指示 64 位通道的所有字節是否對 AXI 傳輸的所有節拍有效。 0：表示所有節拍中的所有字節在突發中都有效，控制器應默認寫入命令 1：表示某些字節無效，控制器應默認為 RMW 命令這被歸類為 AXI 寫地址通道邊帶信號，並且與 AWVALID 信號一起有效。僅在啟用 ECC 時使用。

Fabric Master AHB0 總線接口
表 3-3 • Fabric Master AHB0 總線接口

連接埠名稱	方向	描述
DDR_AHB0_SHREADYOUT	出去	AHBL slave ready——當寫入為高電平時表示 MDDR 已準備好接受數據，當讀取為高電平時表示數據有效
DDR_AHB0_SHRESP	出去	AHBL 響應狀態——當在事務結束時驅動為高時表示事務已完成但有錯誤。在交易結束時拉低表示交易已成功完成。
DDR_AHB0_SHRDATA[31:0]	出去	AHBL 讀取數據——從 MDDR slave 讀取數據到 fabric master
DDR_AHB0_SHSEL	IN	AHBL 從機選擇——置位時，MDDR 是結構 AHB 總線上當前選擇的 AHBL 從機
DDR_AHB0_SHADDR[31:0]	IN	AHBL 地址——AHBL 接口上的字節地址
DDR_AHB0_SHBURST[2:0]	IN	AHBL 突髮長度
DDR_AHB0_SHSIZE[1:0]	IN	AHBL 傳輸大小——指示當前傳輸的大小（僅限 8/16/32 字節事務）
DDR_AHB0_SHTRANS[1:0]	IN	AHBL轉賬類型——表示當前交易的轉賬類型
DDR_AHB0_SHMASTLOCK	IN	AHBL 鎖——當斷言當前傳輸是鎖定事務的一部分時
DDR_AHB0_SHWRITE	IN	AHBL 寫——當高表示當前事務是一個寫。低時表示當前事務是讀
DDR_AHB0_S_HREADY	IN	AHBL 就緒——高電平時，表示 MDDR 已準備好接受新事務
DDR_AHB0_S_HWDATA[31:0]	IN	AHBL 寫入數據——將數據從 fabric master 寫入 MDDR

Fabric Master AHB1 總線接口
表 3-4 • Fabric Master AHB1 總線接口

連接埠名稱	方向	描述
DDR_AHB1_SHREADYOUT	出去	AHBL slave ready——當寫入為高電平時表示 MDDR 已準備好接受數據，當讀取為高電平時表示數據有效
DDR_AHB1_SHRESP	出去	AHBL 響應狀態——當在事務結束時驅動為高時表示事務已完成但有錯誤。在交易結束時拉低表示交易已成功完成。
DDR_AHB1_SHRDATA[31:0]	出去	AHBL 讀取數據——從 MDDR slave 讀取數據到 fabric master
DDR_AHB1_SHSEL	IN	AHBL 從機選擇——置位時，MDDR 是結構 AHB 總線上當前選擇的 AHBL 從機
DDR_AHB1_SHADDR[31:0]	IN	AHBL 地址——AHBL 接口上的字節地址
DDR_AHB1_SHBURST[2:0]	IN	AHBL 突髮長度
DDR_AHB1_SHSIZE[1:0]	IN	AHBL 傳輸大小——指示當前傳輸的大小（僅限 8/16/32 字節事務）
DDR_AHB1_SHTRANS[1:0]	IN	AHBL轉賬類型——表示當前交易的轉賬類型
DDR_AHB1_SHMASTLOCK	IN	AHBL 鎖——當斷言當前傳輸是鎖定事務的一部分時
DDR_AHB1_SHWRITE	IN	AHBL 寫——當高表示當前事務是一個寫。當低表示當前事務是一個讀取。
DDR_AHB1_SHREADY	IN	AHBL 就緒——高電平時，表示 MDDR 已準備好接受新事務
DDR_AHB1_SHWDATA[31:0]	IN	AHBL 寫入數據——將數據從 fabric master 寫入 MDDR

軟內存控制器模式 AXI 總線接口
表 3-5 • 軟存儲器控制器模式 AXI 總線接口

連接埠名稱	方向	描述
SMC_AXI_M_WLAST	出去	最後寫
SMC_AXI_M_WVALID	出去	寫入有效
SMC_AXI_M_AWLEN[3:0]	出去	突髮長度
SMC_AXI_M_AWBURST[1:0]	出去	連髮型
SMC_AXI_M_BREADY	出去	響應準備就緒
SMC_AXI_M_AWVALID	出去	寫地址有效
SMC_AXI_M_AWID[3:0]	出去	寫入地址 ID
SMC_AXI_M_WDATA[63:0]	出去	寫入數據
SMC_AXI_M_ARVALID	出去	讀地址有效
SMC_AXI_M_WID[3:0]	出去	寫入數據 ID tag
SMC_AXI_M_WSTRB[7:0]	出去	寫選通
SMC_AXI_M_ARID[3:0]	出去	讀取地址 ID
SMC_AXI_M_ARADDR[31:0]	出去	讀取地址
SMC_AXI_M_ARLEN[3:0]	出去	突髮長度
SMC_AXI_M_ARSIZE[1:0]	出去	突發尺寸
SMC_AXI_M_ARBURST[1:0]	出去	連髮型
SMC_AXI_M_AWADDR[31:0]	出去	寫地址
SMC_AXI_M_RREADY	出去	讀地址準備好
SMC_AXI_M_AWSSIZE[1:0]	出去	突發尺寸
SMC_AXI_M_AWLOCK[1:0]	出去	鎖定類型此信號提供有關傳輸的原子特性的附加信息
SMC_AXI_M_ARLOCK[1:0]	出去	鎖型
SMC_AXI_M_BID[3:0]	IN	響應編號
SMC_AXI_M_RID[3:0]	IN	讀ID Tag
SMC_AXI_M_RRESP[1:0]	IN	讀取響應
SMC_AXI_M_BRESP[1:0]	IN	寫回复
SMC_AXI_M_AWREADY	IN	寫地址就緒
SMC_AXI_M_RDATA[63:0]	IN	讀取數據
SMC_AXI_M_WREADY	IN	寫就緒
SMC_AXI_M_BVALID	IN	寫入響應有效
SMC_AXI_M_ARREADY	IN	讀地址準備好
SMC_AXI_M_RLAST	IN	Read Last 該信號表示讀取突發中的最後一次傳輸
SMC_AXI_M_RVALID	IN	讀取有效

軟內存控制器模式 AHB0 總線接口
表 3-6 • 軟內存控制器模式 AHB0 總線接口

連接埠名稱	方向	描述
SMC_AHB_M_HBURST[1:0]	出去	AHBL 突髮長度
SMC_AHB_M_HTRANS[1:0]	出去	AHBL transfer type – 指示當前交易的傳輸類型。
SMC_AHB_M_HMASTLOCK	出去	AHBL 鎖——當斷言當前傳輸是鎖定事務的一部分時
SMC_AHB_M_HWRITE	出去	AHBL write — 高表示當前事務是寫操作。低時表示當前事務是讀
SMC_AHB_M_HSIZE[1:0]	出去	AHBL 傳輸大小——指示當前傳輸的大小（僅限 8/16/32 字節事務）
SMC_AHB_M_HWDATA[31:0]	出去	AHBL 寫入數據——將數據從 MSS master 寫入 fabric Soft Memory Controller
SMC_AHB_M_HADDR[31:0]	出去	AHBL 地址——AHBL 接口上的字節地址
SMC_AHB_M_HRESP	IN	AHBL 響應狀態——當在事務結束時驅動為高時表示事務已完成但有錯誤。在交易結束時拉低表示交易已成功完成
SMC_AHB_M_HRDATA[31:0]	IN	AHBL 讀取數據——從結構軟存儲控制器讀取數據到 MSS 主機
SMC_AHB_M_HREADY	IN	AHBL 就緒——高表示 AHBL 總線已準備好接受新事務

產品支援

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Microsemi SmartFusion2 MSS DDR 控制器配置 [pdf] 使用者指南
SmartFusion2 MSS DDR 控制器配置，SmartFusion2 MSS，DDR 控制器配置，控制器配置

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