ʻO Microsemi SmartFusion2 FPGA Fabric DDR Controller Configuration Guide

Hoʻolauna

ʻO ka SmartFusion2 FPGA he ʻelua mau mea hoʻoponopono DDR i hoʻopili ʻia - hiki ke loaʻa ma o MSS (MDDR) a ʻo kekahi i manaʻo ʻia no ke komo pololei ʻana mai ka FPGA Fabric (FDDR). ʻO ka MDDR a me ka FDDR e mālama i nā hoʻomanaʻo DDR off-chip.
No ka hoʻonohonoho piha ʻana i ka mana DDR Fabric pono ʻoe:

1. E hoʻohana i ka Fabric External Memory DDR Controller Configurator no ka hoʻonohonoho ʻana i ka DDR Controller, e koho i kāna kikowaena kaʻa kaʻa datapath (AXI a i ʻole AHBLite), a koho i ke alapine o ka uaki DDR a me ke alapine uaki datapath.
2. E hoʻonoho i nā koina hoʻopaʻa inoa no nā mea hoʻoponopono DDR e hoʻohālikelike i kāu mau hiʻohiʻona hoʻomanaʻo DDR waho.
3. E hoʻomaka koke i ka Fabric DDR ma ke ʻano he mea hoʻohana a hana i nā pilina datapath.
4. Hoʻohui i ka mea hoʻonohonoho hoʻonohonoho APB o ka mea hoʻoponopono DDR e like me ka wehewehe ʻana e ka hopena Peripheral Initialization.

Mea hoʻonohonoho hoʻonohonoho hoʻonohonoho hoʻomanaʻo DDR waho waho

Hoʻohana ʻia ka Fabric External Memory DDR (FDDR) Configurator no ka hoʻonohonoho ʻana i ka ʻikepili holoʻokoʻa a me nā ʻāpana hoʻomanaʻo DDR waho no ka Fabric DDR Controller.

Kiʻi 1-1 • FDDR Configurator Overview

Hoʻonohonoho hoʻomanaʻo 

E hoʻohana i nā hoʻonohonoho hoʻomanaʻo e hoʻonohonoho i kāu mau koho hoʻomanaʻo ma ka MDDR.

• ʻAno hoʻomanaʻo - LPDDR, DDR2, a i ʻole DDR3
• Laulā ʻIkepili - 32-bit, 16-bit a i ʻole 8-bit
• Uila pinepine – Kekahi waiwai (Decimal/Fractional) ma ka laulā o 20 MHz a 333 MHz
• SECDED Hoʻohana ʻia ʻo ECC – ON a i ʻole OFF
• Palapala Palapala – {ROW, BANK, COLUMN},{BANK, ROW, COLUMN}

Nā hoʻonohonoho hoʻonohonoho lole 

FPGA Laulā Interface - ʻO kēia ke kikowaena ʻikepili ma waena o ka FDDR a me ka hoʻolālā FPGA. No ka mea he mea hoʻomanaʻo hoʻomanaʻo ka FDDR, ua manaʻo ʻia e lilo i kauā ma kahi pahi AXI a i ʻole AHB. Hoʻomaka ka Haku o ke kaʻa i nā kālepa kaʻa, a ʻo ia ka mea i unuhi ʻia e ka FDDR ma ke ʻano he hoʻomanaʻo hoʻomanaʻo a kamaʻilio ʻia i ka DDR Memory off-chip. ʻO nā koho interface lole FDDR:

• Ke hoʻohana nei i kahi AXI-64 Interface - Hoʻokahi haku e komo i ka FDDR ma o kahi 64-bit\ AXI interface.
• Ke hoʻohana nei i kahi Interface AHB-32 hoʻokahi - Hoʻokahi haku e komo i ka FDDR ma o kahi kikowaena 32-bit AHB hoʻokahi.
• Ke hoʻohana nei i ʻelua AHB-32 Interfaces - ʻElua mau haku e komo i ka FDDR me ka hoʻohana ʻana i ʻelua mau kikowaena AHB 32-bit.

FPGA WIKA Waki – Hōʻike i ka lakene alapine (frequency ratio) ma waena o ka uaki DDR Controller (CLK_FDDR) a me ka uaki e hoʻomalu ana i ke kikowaena lole (CLK_FIC64). Pono e like ka alapine CLK_FIC64 me ko ka subsystem AHB/AXI i hoʻopili ʻia me ka FDDR AHB/AXI bus interface. No exampe, ina oe he DDR RAM e holo ana ma 200 MHz a me kou Fabric / AXI Subsystem holo ma 100 MHz, pono oe e koho i ka mahele o 2 (Figure 1-2).

Kiʻi 1-2 • Nā hoʻonohonoho hoʻonohonoho lole - AXI Interface a me FDDR Clock Divisor Agreement

E hoʻohana i ka lole PLL LAKA – Inā loaʻa mai ʻo CLK_BASE mai kahi CCC Fabric, hiki iā ʻoe ke hoʻohui i ka huahana CCC LOCK lole i ka hoʻokomo FDDR FAB_PLL_LOCK. ʻAʻole paʻa ʻo CLK_BASE a hiki i ka laka ʻana o ka lole CCC. No laila, paipai ʻo Microsemi iā ʻoe e hoʻopaʻa i ka FDDR i ka hoʻonohonoho hou (ʻo ia hoʻi, e hōʻoia i ka hoʻokomo CORE_RESET_N) a hiki i ka paʻa ʻana o CLK_BASE. ʻO ka puka LOCK o ka Fabric CCC e hōʻike ana i ka paʻa o nā uaki puka CCC. Ma ka nānā ʻana i ka koho E hoʻohana i FAB_PLL_LOCK, hiki iā ʻoe ke hōʻike i ke awa hoʻokomo FAB_PLL_LOCK o ka FDDR. A laila hiki iā ʻoe ke hoʻohui i ka puka LOCK o ka CCC Fabric i ka hoʻokomo FAB_PLL_LOCK o ka FDDR.

IO Ka ikaika 

E koho i kekahi o kēia mau ikaika hoʻokele no kāu DDR I/O:

• Ka Hapa Ka ikaika
• Ka ikaika holo kaʻa piha

Ma muli o kāu ʻano DDR Memory a me ka I/O Strength āu e koho ai, hoʻonohonoho ʻo Libero SoC i ka DDR I/O Standard no kāu ʻōnaehana FDDR penei:

ʻAno hoʻomanaʻo DDR	Ka Hapa Ka ikaika	Ka ikaika holo kaʻa piha
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

E ho'ā i nā mea hoʻopau 

Hiki i ka FDDR ke hoʻāla i nā keakea ke hoʻokō ʻia kekahi mau kūlana i koho mua ʻia. E nānā i ka Enable Interrupts ma ka FDDR configurator inā makemake ʻoe e hoʻohana i kēia mau mea hoʻopau i kāu noi.
Hōʻike kēia i nā hōʻailona interrupt ma ka laʻana FDDR. Hiki iā ʻoe ke hoʻohui i kēia mau hōʻailona interrupt e like me ka makemake o kāu hoʻolālā. Loaʻa nā hōʻailona Interrupt a me ko lākou mau kūlana mua:

• FIC_INT – Hana ʻia inā he hewa i ka hana ma waena o ka Haku a me ka FDDR
• IO_CAL_INT – Hiki iā ʻoe ke hoʻoponopono hou i nā DDR I/O ma ke kākau ʻana i nā mea hoʻopaʻa inoa DDR ma o ka interface hoʻonohonoho APB. Ke pau ka calibration, hoʻokiʻekiʻe ʻia kēia interrupt. No nā kikoʻī e pili ana i ka hoʻoponopono hou ʻana o I/O, e nānā i ka Microsemi SmartFusion2 Users Guide.
• PLL_LOCK_INT – E hōʻike ana ua laka ʻia ka FDDR FPLL
• PLL_LOCKLOST_INT – E hōʻike ana ua nalowale ka FDDR FPLL
• FDDR_ECC_INT – E hōʻike ana ua ʻike ʻia kahi hewa hoʻokahi a ʻelua paha

Ka pinepine Uki lole 

Ka helu alapine o ka uaki e pili ana i kāu alapine Clock o kēia manawa a me CLOCK divisor, hōʻike ʻia ma MHz.
ʻO ke alapine o ka uaki lole (ma MHz) = ʻo ka ʻUki Kaʻaahi / ka mea hoʻokaʻawale UIKA

ʻO ka Bandwidth hoʻomanaʻo 

Ka helu ʻana i ka bandwidth hoʻomanaʻo e pili ana i kāu kumukūʻai Kaʻina Uki i kēia manawa ma Mbps.
ʻO ka Bandwidth hoʻomanaʻo (ma Mbps) = 2 * ʻO ke alapine o ka uaki

Huina Bandwidth

ʻO ka helu ʻana i ka bandwidth e pili ana i kāu Kaʻina Uki o kēia manawa, ka laulā ʻikepili a me ka mea hoʻokaʻawale CLOCK, ma Mbps.
Huipuʻi Bandwidth (ma Mbps) = (2 * Kaʻina Uki * Ka Laulā ʻIkepili) / Māhele WIKA

Hoʻonohonoho hoʻoponopono FDDR

Ke hoʻohana ʻoe i ka Fabric DDR Controller e komo i kahi hoʻomanaʻo DDR waho, pono e hoʻonohonoho ʻia ka DDR Controller i ka wā holo. Hana ʻia kēia ma ke kākau ʻana i ka ʻikepili hoʻonohonoho i nā papa inoa hoʻonohonoho hoʻonohonoho DDR controller. Aia kēia ʻikepili hoʻonohonoho i nā ʻano o ka hoʻomanaʻo DDR waho a me kāu noi. Hōʻike kēia ʻāpana i ka hoʻokomo ʻana i kēia mau ʻāpana hoʻonohonoho i ka mea hoʻonohonoho hoʻonohonoho FDDR a pehea e mālama ʻia ai ka ʻikepili hoʻonohonoho ma ke ʻano he ʻāpana o ka hopena holoʻokoʻa Peripheral Initialization. E nānā i ka Peripheral Initialization User Guide no ka ʻike kikoʻī e pili ana i ka solution Peripheral Initialization.

Nā Papa Hoʻopaʻa Paʻa DDR lole 

Loaʻa i ka Fabric DDR Controller kahi papa inoa e pono e hoʻonohonoho i ka wā holo. Hōʻike nā koina hoʻonohonoho no kēia mau papa inoa i nā ʻāpana like ʻole (no ka example, DDR mode, PHY laula, burst mode, ECC, etc.). No nā kikoʻī e pili ana i nā papa inoa hoʻonohonoho DDR controller, e nānā i ka Microsemi SmartFusion2 User's Guide.

Hoʻonohonoho hoʻopaʻa inoa DDR lole 

E hoʻohana i nā ʻaoʻao hoʻomaka hoʻomanaʻo (Figure 2-1) a me ka manawa hoʻomanaʻo (Figure 2-2) e hoʻokomo i nā ʻāpana e pili ana i kāu DDR Memory a me kāu noi. ʻO nā waiwai āu i hoʻokomo ai i loko o kēia mau ʻaoʻao ua unuhi ʻokoʻa ʻia i nā waiwai hoʻopaʻa inoa kūpono. Ke kaomi ʻoe i kahi ʻāpana kikoʻī, ua wehewehe ʻia kona papa inoa pili i ka puka aniani wehewehe (Figure 1-1 ma ka ʻaoʻao 4).

Kiʻi 2-1 • Hoʻonohonoho FDDR - Tab hoʻomaka hoʻomanaʻo

Kiʻi 2-2 • FDDR Configuration - Hoʻomoe manawa hoʻomanaʻo

Ke lawe mai nei i ka hoʻonohonoho DDR Files

Ma waho aʻe o ka hoʻokomo ʻana i nā ʻāpana hoʻomanaʻo DDR me ka hoʻohana ʻana i ka Memory Initialization a me Timing tabs, hiki iā ʻoe ke hoʻokomo i nā waiwai hoʻopaʻa inoa DDR mai kahi file. No ka hana ʻana pēlā, kaomi i ke pihi Import Configuration a hoʻokele i ka kikokikona file loaʻa nā inoa inoa DDR a me nā waiwai. Hōʻike ka kiʻi 2-3 i ka syntax hoʻonohonoho hoʻokomo.

Kiʻi 2-3 • Hoʻonohonoho hoʻopaʻa inoa DDR File Syntax

Nānā: Inā koho ʻoe e hoʻokomo i nā koina hoʻopaʻa inoa ma mua o ka hoʻokomo ʻana iā lākou me ka hoʻohana ʻana i ka GUI, pono ʻoe e kuhikuhi i nā koina hoʻopaʻa inoa āpau. E nānā i ka SmartFusion2 User Guide no nā kikoʻī

Hoʻokuʻu aku i ka hoʻonohonoho DDR Files

Hiki iā ʻoe ke hoʻokuʻu aku i ka ʻikepili hoʻonohonoho hoʻopaʻa inoa o kēia manawa i kahi kikokikona file. ʻO kēia file e loaʻa nā waiwai hoʻopaʻa inoa āu i lawe mai ai (inā loaʻa) a me nā mea i helu ʻia mai nā ʻāpana GUI āu i hoʻokomo ai i kēia pahu kamaʻilio.
Inā makemake ʻoe e wehe i nā hoʻololi āu i hana ai i ka hoʻonohonoho hoʻopaʻa inoa DDR, hiki iā ʻoe ke hana pēlā me Restore Default. Holoi kēia i nā ʻikepili hoʻonohonoho hoʻopaʻa inoa a pono ʻoe e hoʻokomo a hoʻokomo hou i kēia ʻikepili. Hoʻihoʻi hou ʻia ka ʻikepili i nā waiwai hoʻonohonoho pono.

ʻIkepili i hana ʻia 

Kaomi iā OK e hana i ka hoʻonohonoho. Ma muli o kāu hoʻokomo i loko o ka General, Memory Timing and Memory Initialization tabs, e helu ana ka FDDR Configurator i nā waiwai no nā papa inoa hoʻonohonoho DDR a pau a lawe aku i kēia mau waiwai i kāu papahana firmware a me ka simulation. files. ʻO ka mea i lawe ʻia aku file hōʻike ʻia ka syntax ma ke Kiʻi 2-4.

Kiʻi 2-4 • Hoʻonohonoho hoʻopaʻa inoa DDR i waho File Syntax

Paʻa paʻa

Ke hana ʻoe i ka SmartDesign, ʻo kēia ka mea aʻe files ua hana ʻia ma ka papa kuhikuhi / firmware/ drivers_config/sys_config. ʻO kēia mau mea files no ka CMSIS firmware core e hōʻuluʻulu pono a loaʻa ka ʻike e pili ana i kāu hoʻolālā o kēia manawa, me ka ʻikepili hoʻonohonoho peripheral a me ka ʻike hoʻonohonoho uaki no ka MSS. Mai hoʻoponopono i kēia files me ka lima, no ka mea, hana hou ʻia lākou i kēlā me kēia manawa i hana hou ʻia kāu hoʻolālā kumu.

• sys_config.c
• sys_config.h
• sys_config_mddr_define.h – ʻikepili hoʻonohonoho MDDR.
• sys_config_fddr_define.h – ʻikepili hoʻonohonoho FDDR.
• sys_config_mss_clocks.h – ka hoʻonohonoho ʻana i nā uaki MSS

Hoʻohālikelike

Ke hana ʻoe i ka SmartDesign e pili ana me kāu MSS, ʻo ka simulation aʻe fileHana ʻia nā s ma ka papa kuhikuhi / simulation:

• hoao.bfm - BFM pae kiʻekiʻe file ka mea i hana mua i ka wā o kekahi simulation e hoʻohana ana i ka polokalamu SmartFusion2 MSS Cortex-M3. Hoʻokō ia peripheral_init.bfm a me user.bfm, ma ia kauoha.
• peripheral_init.bfm - Loaʻa i ke kaʻina hana BFM e hoʻohālikelike i ka hana CMSIS::SystemInit() ma ka Cortex-M3 ma mua o kou komo ʻana i ke kaʻina hana nui (). Hoʻopili ʻo ia i ka ʻikepili hoʻonohonoho no kēlā me kēia peripheral i hoʻohana ʻia i ka hoʻolālā ʻana i nā papa inoa hoʻonohonoho peripheral pololei a laila kali no ka mākaukau o nā peripheral āpau ma mua o ka ʻōlelo ʻana hiki i ka mea hoʻohana ke hoʻohana i kēia mau peripheral.
• FDDR_init.bfm - Loaʻa nā kauoha kākau BFM e hoʻohālikelike i nā kākau o ka ʻikepili hoʻonohonoho hoʻonohonoho Fabric DDR āu i hoʻokomo ai (me ka hoʻohana ʻana i ka pahu dialog Edit Registers) i loko o nā papa inoa DDR Controller.
• mea hoʻohana.bfm - Manaʻo ʻia no nā kauoha mea hoʻohana. Hiki iā ʻoe ke hoʻohālikelike i ka datapath ma ka hoʻohui ʻana i kāu mau kauoha BFM i kēia file. Kauoha i keia file e hoʻokō ʻia ma hope o ka pau ʻana o peripheral_init.bfm.

Ke hoʻohana nei i ka files ma luna, hoʻohālikelike ʻia ke ala hoʻonohonoho. Pono ʻoe e hoʻoponopono i ka user.bfm file e hoʻohālike i ke ala ʻikepili. Mai hoʻoponopono i ka test.bfm, peripheral_init.bfm, a i ʻole MDDR_init.bfm filee like me keia fileHana hou ʻia nā s i kēlā me kēia manawa i hana hou ʻia kāu hoʻolālā kumu.

Alanui hoʻonohonoho DDR lole 

Pono ka hoʻonā Peripheral Initialization, ma waho aʻe o ka wehewehe ʻana i nā waiwai hoʻopaʻa inoa hoʻonohonoho Fabric DDR, hoʻonohonoho ʻoe i ke ala ʻikepili hoʻonohonoho APB i ka MSS (FIC_2). Na ka SystemInit () hana e kākau i ka ʻikepili i nā papa inoa hoʻonohonoho FDDR ma o ka FIC_2 APB interface.

Nānā: Inā ʻoe e hoʻohana ana i ka System Builder, ua hoʻonohonoho ʻia ke ala hoʻonohonoho a pili pono.

Kiʻi 2-5 • FIC_2 Configurator Overview

No ka hoʻonohonoho ʻana i ke kikowaena FIC_2:

1. E wehe i ka FIC_2 configurator dialog (Figure 2-5) mai ka MSS configurator.
2. E koho i ka Initialize peripherals me ke koho Cortex-M3.
3. E hōʻoia i ka nānā ʻana i ka MSS DDR, e like me nā poloka Fabric DDR/SERDES inā ʻoe e hoʻohana nei.
4. Kaomi iā OK e mālama i kāu mau hoʻonohonoho. Hōʻike kēia i nā awa hoʻonohonoho FIC_2 (Clock, Reset, a me APB bus interfaces), e like me ka hōʻike ʻana ma ke Kiʻi 2-6.
5. E hana i ka MSS. Hōʻike ʻia nā awa FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK a me FIC_2_APB_M_RESET_N) i kēia manawa ma ka interface MSS a hiki ke hoʻopili ʻia iā CoreSF2Config a me CoreSF2Reset e like me ke kikoʻī o ka Peripheral Initialization solution specification.

Kiʻi 2-6 • FIC_2 Nā Awa

Wehewehe Awa

Nā Awa Koko FDDR 

Papa 3-1 • FDDR Core Ports

inoa awa	Kuhikuhi	wehewehe
CORE_RESET_N	IN	Hoʻoponopono hou ʻo FDDR Controller
CLK_BASE	IN	Uaki Interface Lai FDDR
FPLL_LOCK	Iwaho	FDDR PLL Laka puka – kiʻekiʻe ke laka ʻia ʻo FDDR PLL
CLK_BASE_PLL_LOCK	IN	Hookomo Laka PLL lole. Hōʻike wale ʻia kēia hoʻokomo inā koho ʻia ke koho E hoʻohana i FAB_PLL_LOCK.

Nā Awa Hoʻopilikia

Hōʻike ʻia kēia hui o nā awa ke koho ʻoe i ke koho Enable Interrupts.

Papa 3-2 • Nā Awa Hoʻopilikia

inoa awa	Kuhikuhi	wehewehe
PLL_LOCK_INT	Iwaho	Hōʻike i ka wā e laka ai ʻo FDDR PLL.
PLL_LOCKLOST_INT	Iwaho	Hōʻike i ka wā e nalowale ai ka laka FDDR PLL.
ECC_INT	Iwaho	Hōʻike i ka wā e loaʻa ai kahi hanana ECC.
IO_CALIB_INT	Iwaho	Hōʻike i ka pau ʻana o ka calibration I/O.
FIC_INT	Iwaho	Hōʻike i ka wā he hewa i ka protocol AHB/AXI ma ka interface Fabric.

APB3 hoʻonohonoho hoʻonohonoho 

Pākuʻi 3-3 • APB3 Configuration Interface

inoa awa	Kuhikuhi	wehewehe
APB_S_PENABLE	IN	Kauwa Enable
APB_S_PSEL	IN	Kauwa Wae
APB_S_PWRITE	IN	Kākau Enable
APB_S_PADDR[10:2]	IN	Heluhelu
APB_S_PWDATA[15:0]	IN	Kākau ʻIkepili
APB_S_PREADY	Iwaho	Kauā Mākaukau
APB_S_PSLVERR	Iwaho	Kupa Hapa
APB_S_PRDATA[15:0]	Iwaho	Heluhelu Ike
APB_S_PRESET_N	IN	Kauā Hoʻohou
APB_S_PCLK	IN	Uaki

DDR PHY Interface 

Papa 3-4 • DDR PHY Interface 

inoa awa	Kuhikuhi	wehewehe
FDDR_CAS_N	Iwaho	DRAM CASN
FDDR_CKE	Iwaho	DRAM CKE
FDDR_CLK	Iwaho	Uaki, aoao P
FDDR_CLK_N	Iwaho	Uaki, N aoao
FDDR_CS_N	Iwaho	DRAM CSN
FDDR_ODT	Iwaho	DRAM ODT
FDDR_RAS_N	Iwaho	DRAM RASN
FDDR_RESET_N	Iwaho	Hoʻoponopono hou DRAM no DDR3
FDDR_WE_N	Iwaho	DRAM WEN
FDDR_ADDR[15:0]	Iwaho	Dram Address bits
FDDR_BA[2:0]	Iwaho	ʻO Dram Bank Address
FDDR_DM_RDQS[4:0]	INOUT	Dram Data Mask
FDDR_DQS[4:0]	INOUT	Dram Data Strobe Input / Output – ʻaoʻao P
FDDR_DQS_N[4:0]	INOUT	Dram Data Strobe Input / Output - N ʻaoʻao
FDDR_DQ[35:0]	INOUT	Hoʻokomo/Hanaʻike DRAM
FDDR_FIFO_WE_IN[2:0]	IN	FIFO ma ka hoailona
FDDR_FIFO_WE_OUT[2:0]	Iwaho	FIFO waho hōʻailona
FDDR_DM_RDQS ([3:0]/[1:0]/[0])	INOUT	Dram Data Mask
FDDR_DQS ([3:0]/[1:0]/[0])	INOUT	Dram Data Strobe Input / Output – ʻaoʻao P
FDDR_DQS_N ([3:0]/[1:0]/[0])	INOUT	Dram Data Strobe Input / Output - N ʻaoʻao
FDDR_DQ ([31:0]/[15:0]/[7:0])	INOUT	Hoʻokomo/Hanaʻike DRAM
FDDR_DQS_TMATCH_0_IN	IN	FIFO ma ka hoailona
FDDR_DQS_TMATCH_0_OUT	Iwaho	FIFO waho hōʻailona
FDDR_DQS_TMATCH_1_IN	IN	FIFO ma ka hōʻailona (32-bit wale nō)
FDDR_DQS_TMATCH_1_OUT	Iwaho	FIFO waho hōʻailona (32-bit wale nō)
FDDR_DM_RDQS_ECC	INOUT	Dram ECC Ikepili Mask
FDDR_DQS_ECC	INOUT	Dram ECC Data Strobe Input / Output - P ʻaoʻao
FDDR_DQS_ECC_N	INOUT	Dram ECC ʻIkepili Strobe Hoʻokomo/Hanaʻana – N ʻaoʻao
FDDR_DQ_ECC ([3:0]/[1:0]/[0])	INOUT	DRAM ECC ʻIkepili Hoʻokomo/Hana
FDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO ma ka hōʻailona
FDDR_DQS_TMATCH_ECC_OUT	Iwaho	ECC FIFO hōʻailona waho (32-bit wale nō)

Nānā: Hoʻololi nā laula awa no kekahi mau awa ma muli o ke koho ʻana o ka laula PHY. Hoʻohana ʻia ka notation “[a:0]/ [b:0]/[c:0]” e hōʻike i kēlā mau awa, kahi o “[a:0]” e pili ana i ka laula awa ke koho ʻia kahi laula PHY 32-bit. , “[b:0]” pili i ka 16-bit PHY laula, a “[c:0]” pili i ka 8-bit PHY laula.

AXI Bus Interface 

Papa 3-5 • AXI Bus Interface

inoa awa	Kuhikuhi	wehewehe
AXI_S_AWREADY	Iwaho	E kākau i ka helu wahi i mākaukau
AXI_S_WREADY	Iwaho	E kākau i ka helu wahi i mākaukau
AXI_S_BID[3:0]	Iwaho	ID pane
AXI_S_BRESP[1:0]	Iwaho	Kākau pane
AXI_S_BVALID	Iwaho	Kākau pane kūpono
AXI_S_ARREADY	Iwaho	Heluhelu heluhelu mākaukau
AXI_S_RID[3:0]	Iwaho	Heluhelu ID Tag
AXI_S_RESP[1:0]	Iwaho	Heluhelu pane
AXI_S_RDATA[63:0]	Iwaho	Heluhelu ʻikepili
AXI_S_RLAST	Iwaho	Heluhelu hope - Hōʻike kēia hōʻailona i ka hoʻololi hope loa i kahi heluhelu heluhelu.
AXI_S_RVALID	Iwaho	Heluhelu kūpono
AXI_S_AWID[3:0]	IN	Kākau i ka helu helu helu
AXI_S_AWADDR[31:0]	IN	Kākau i ka helu wahi
AXI_S_AWLEN[3:0]	IN	Pahū lōʻihi
AXI_S_AWSIZE[1:0]	IN	Nui pohā
AXI_S_AWBURST[1:0]	IN	ʻAno pahū
AXI_S_AWLOCK[1:0]	IN	ʻAno laka - Hāʻawi kēia hōʻailona i ka ʻike hou e pili ana i nā ʻano atomic o ka hoʻoili.
AXI_S_AWVALID	IN	Kākau i ka helu wahi kūpono
AXI_S_WID[3:0]	IN	Kākau ʻIkepili ID tag
AXI_S_WDATA[63:0]	IN	Kākau i ka ʻikepili
AXI_S_WSTRB[7:0]	IN	Kākau strobes
AXI_S_WLAST	IN	Kākau hope
AXI_S_WVALID	IN	Kākau pololei
AXI_S_BREADY	IN	Kākau mākaukau
AXI_S_ARID[3:0]	IN	Heluhelu helu helu helu
AXI_S_ARADDR[31:0]	IN	Heluhelu helu wahi
AXI_S_ARLEN[3:0]	IN	Pahū lōʻihi
AXI_S_ARSIZE[1:0]	IN	Nui pohā
AXI_S_ARBURST[1:0]	IN	ʻAno pahū
AXI_S_ARLOCK[1:0]	IN	ʻAno Laka
AXI_S_ARVALID	IN	Heluhelu kūpono
AXI_S_RREADY	IN	Heluhelu heluhelu mākaukau
inoa awa	Kuhikuhi	wehewehe
AXI_S_CORE_RESET_N	IN	MDDR Global Reset
AXI_S_RMW	IN	Hōʻike inā kūpono nā bytes a pau o kahi alahele 64-bit no nā beats āpau o kahi hoʻoili AXI. E hōʻike ana he kūpono nā byte a pau o nā beats a pau a pono ka mea hoʻoponopono e kākau i nā kauoha. Hōʻike i ka hewa ʻole o kekahi mau bytes a pono ka mea hoʻoponopono i nā kauoha RMW. Hoʻonohonoho ʻia kēia ma ke ʻano he AXI write address channel sideband hōʻailona a kūpono me ka hōʻailona AWVALID. Hoʻohana wale ʻia ke hoʻohana ʻia ʻo ECC.

AHB0 Bus Interface 

Papa 3-6 • AHB0 Bus Interface 

inoa awa	Kuhikuhi	wehewehe
AHB0_S_HREADYOUT	Iwaho	Mākaukau ke kauā AHBL - Ke hōʻike ʻia ke kiʻekiʻe no ke kākau ʻana ua mākaukau ke kauā e ʻae i ka ʻikepili a i ka wā kiʻekiʻe no ka heluhelu ʻana e hōʻike ana ua kūpono ka ʻikepili.
AHB0_S_HRESP	Iwaho	ʻO ke kūlana pane AHBL - Ke hoʻokele kiʻekiʻe i ka hopena o kahi kālepa e hōʻike ana ua pau ka hana me nā hewa. Ke hoʻokuʻu haʻahaʻa i ka hopena o kahi kālepa e hōʻike ana ua hoʻopau maikaʻi ke kālepa.
AHB0_S_HRDATA[31:0]	Iwaho	AHBL heluhelu ʻikepili - Heluhelu i ka ʻikepili mai ke kauā i ka haku
AHB0_S_HSEL	IN	Koho ke kauā AHBL - Ke ʻōlelo ʻia, ʻo ke kauā ke kauā AHBL i koho ʻia i kēia manawa ma ka pahi AHB.
AHB0_S_HADDR[31:0]	IN	Helu helu AHBL - helu helu byte ma ke kikowaena AHBL
AHB0_S_HBURST[2:0]	IN	AHBL Puka Loihi
AHB0_S_HSIZE[1:0]	IN	Ka nui hoʻololi AHBL - Hōʻike i ka nui o ka hoʻololi o kēia manawa (8/16/32 byte mau hana wale nō)
AHB0_S_HTRANS[1:0]	IN	ʻAno hoʻoili AHBL - Hōʻike i ke ʻano hoʻololi o ke kālepa o kēia manawa.
AHB0_S_HMASTLOCK	IN	Laka AHBL - Ke ʻōlelo ʻia ʻo ka hoʻololi ʻana i kēia manawa he ʻāpana o kahi kālepa paʻa.
AHB0_S_HWRITE	IN	Kākau ʻo AHBL - Ke hōʻike ke kiʻekiʻe he kākau ke kālepa o kēia manawa. Ke hōʻike ʻia ka haʻahaʻa he heluhelu ʻia ke kālepa o kēia manawa.
AHB0_S_HREADY	IN	Mākaukau ʻo AHBL - Ke kiʻekiʻe, e hōʻike ana ua mākaukau ke kauā e ʻae i kahi kālepa hou.
AHB0_S_HWDATA[31:0]	IN	AHBL kākau ʻikepili - Kākau i ka ʻikepili mai ka haku i ke kauā

AHB1 Bus Interface 

Papa 3-7 • AHB1 Bus Interface

inoa awa	Kuhikuhi	wehewehe
AHB1_S_HREADYOUT	Iwaho	Mākaukau ke kauā AHBL - Ke kiʻekiʻe no ke kākau ʻana, hōʻike ʻia ua mākaukau ke kauā e ʻae i ka ʻikepili, a i ka wā kiʻekiʻe no ka heluhelu ʻana, hōʻike ʻia ua kūpono ka ʻikepili.
AHB1_S_HRESP	Iwaho	ʻO ke kūlana pane AHBL - Ke hoʻokele kiʻekiʻe i ka hopena o kahi kālepa e hōʻike ana ua pau ka hana me nā hewa. Ke hoʻokuʻu haʻahaʻa i ka hopena o kahi kālepa, e hōʻike ana ua hoʻopau maikaʻi ke kālepa.
AHB1_S_HRDATA[31:0]	Iwaho	AHBL heluhelu ʻikepili - Heluhelu i ka ʻikepili mai ke kauā i ka haku
AHB1_S_HSEL	IN	Koho ke kauā AHBL - Ke ʻōlelo ʻia, ʻo ke kauā ke kauā AHBL i koho ʻia i kēia manawa ma ka pahi AHB.
AHB1_S_HADDR[31:0]	IN	Helu helu AHBL - helu helu byte ma ke kikowaena AHBL
AHB1_S_HBURST[2:0]	IN	AHBL Puka Loihi
AHB1_S_HSIZE[1:0]	IN	Ka nui hoʻololi AHBL - Hōʻike i ka nui o ka hoʻololi o kēia manawa (8/16/32 byte mau hana wale nō).
AHB1_S_HTRANS[1:0]	IN	ʻAno hoʻoili AHBL - Hōʻike i ke ʻano hoʻololi o ke kālepa o kēia manawa.
AHB1_S_HMASTLOCK	IN	Laka AHBL - Ke ʻōlelo ʻia, ʻo ka hoʻoili ʻana i kēia manawa he ʻāpana o kahi kālepa paʻa.
AHB1_S_HWRITE	IN	Kākau ʻo AHBL - Ke kiʻekiʻe, e hōʻike ana he kākau ke kālepa o kēia manawa. Ke haʻahaʻa, e hōʻike ana he heluhelu ʻia ke kālepa o kēia manawa.
AHB1_S_HREADY	IN	Mākaukau ʻo AHBL - Ke kiʻekiʻe, e hōʻike ana ua mākaukau ke kauā e ʻae i kahi kālepa hou.
AHB1_S_HWDATA[31:0]	IN	AHBL kākau ʻikepili - Kākau i ka ʻikepili mai ka haku i ke kauā

Kākoʻo Huahana

Kākoʻo ʻo Microsemi SoC Products Group i kāna mau huahana me nā lawelawe kākoʻo like ʻole, me ka Customer Service, Customer Technical Support Center, a webpūnaewele, leka uila, a me nā keʻena kūʻai kūʻai honua. Aia i loko o kēia appendix ka ʻike e pili ana i ke kelepona ʻana iā Microsemi SoC Products Group a me ka hoʻohana ʻana i kēia mau lawelawe kākoʻo.

Lawelawe mea kūʻai mai 

Hoʻokaʻaʻike i ka Customer Service no ke kākoʻo huahana ʻole, e like me ke kumu kūʻai huahana, hoʻonui huahana, ʻike hou, kūlana kauoha, a me ka ʻae.
Mai ʻAmelika ʻĀkau, e kelepona iā 800.262.1060
Mai ke koena o ka honua, e kelepona iā 650.318.4460
Fax, mai nā wahi a pau o ka honua, 408.643.6913

Kikowaena kākoʻo ʻenehana mea kūʻai 

Hoʻohana ʻo Microsemi SoC Products Group i kāna Customer Technical Support Center me nā ʻenehana akamai loa e hiki ke kōkua i ka pane ʻana i kāu lako lako polokalamu, lako polokalamu, a me nā nīnau hoʻolālā e pili ana i nā huahana Microsemi SoC. Hoʻohana nui ka Customer Technical Support Center i ka hana ʻana i nā memo noi, nā pane i nā nīnau pōʻaiapili hoʻolālā maʻamau, nā palapala o nā pilikia i ʻike ʻia, a me nā FAQ like ʻole. No laila, ma mua o kou kelepona ʻana mai iā mākou, e ʻoluʻolu e kipa i kā mākou kumuwaiwai pūnaewele. Malia paha ua pane mua mākou i kāu mau nīnau.

Kākoʻo ʻenehana 

E kipa i ka Customer Support webkahua pūnaewelewww.microsemi.com/soc/support/search/default.aspx) no ka ʻike hou aku a me ke kākoʻo. Nui nā pane i loaʻa ma ka huli ʻana web Aia nā kiʻi, nā kiʻi, a me nā loulou i nā kumuwaiwai ʻē aʻe ma ka webpaena.

Webpaena

Hiki iā ʻoe ke mākaʻikaʻi i nā ʻike loea a me ka ʻike ʻole ma ka ʻaoʻao home SoC, ma www.microsemi.com/soc.

Hoʻokaʻaʻike i ka Customer Technical Support Center 

Hoʻohana nā ʻenekinia akamai loa i ka Center Support Center. Hiki ke hoʻopili ʻia ke kikowaena kākoʻo ʻenehana ma ka leka uila a ma o ka Microsemi SoC Products Group webpaena.

leka uila

Hiki iā ʻoe ke kamaʻilio i kāu mau nīnau loea i kā mākou leka uila a loaʻa nā pane ma ka leka uila, fax, a i ʻole kelepona. Eia kekahi, inā loaʻa iā ʻoe nā pilikia hoʻolālā, hiki iā ʻoe ke leka uila i kāu hoʻolālā files loaa kokua. Nānā mau mākou i ka moʻokāki leka uila a puni ka lā. Ke hoʻouna ʻoe i kāu noi iā mākou, e ʻoluʻolu e hoʻokomo i kou inoa piha, inoa ʻoihana, a me kāu ʻike pili no ka hoʻoponopono pono ʻana i kāu noi. ʻO ka leka uila kākoʻo ʻenehana soc_tech@microsemi.com.

Ka'u mau hihia 

Hiki i nā mea kūʻai aku o Microsemi SoC Products Group ke hoʻouna a hahai i nā hihia ʻenehana ma ka pūnaewele ma ka hele ʻana i My Case

Ma waho o ka US 

Hiki i nā mea kūʻai aku ke kōkua ma waho o nā ʻāpana manawa US hiki ke hoʻopili i ke kākoʻo ʻenehana ma o ka leka uila (soc_tech@microsemi.com) a i ʻole e kelepona i kahi keʻena kūʻai kūloko. Hiki ke loaʻa nā papa inoa o ke keʻena kūʻai ma www.microsemi.com/soc/company/contact/default.aspx.

Kākoʻo ʻenehana ITAR

No ke kākoʻo ʻenehana ma RH a me RT FPGA i hoʻoponopono ʻia e International Traffic in Arms Regulations (ITAR), e kelepona mai iā mākou ma o soc_tech_itar@microsemi.com. ʻO kahi ʻē aʻe, i loko o kaʻu mau hihia, koho iā ʻAe ma ka papa inoa hāʻule iho ITAR. No ka papa inoa piha o ITAR-regulated Microsemi FPGAs, e kipa i ka ITAR web ʻaoʻao.

Hāʻawi ʻo Microsemi Corporation (NASDAQ: MSCC) i kahi kōpili piha o nā hopena semiconductor no: aerospace, pale a me ka palekana; ʻoihana a me nā kamaʻilio; a me nā mākeke ikehu ʻenehana a me nā mea ʻē aʻe. Loaʻa nā huahana i nā mea hana kiʻekiʻe, kiʻekiʻe-reliability analog a me RF, hōʻailona hui ʻia a me RF integrated circuits, customizable SoCs, FPGAs, a me nā subsystem piha. Aia ʻo Microsemi ma Aliso Viejo, Kaleponi. E aʻo hou ma www.microsemi.com.

© 2014 Microsemi Corporation. Ua mālama ʻia nā kuleana āpau. ʻO Microsemi a me ka Microsemi logo nā hōʻailona o Microsemi Corporation. ʻO nā hōʻailona ʻē aʻe āpau a me nā hōʻailona lawelawe ʻo ia ka waiwai o ko lākou mau mea nona.

Ke Keʻena ʻoihana Microsemi
Hoʻokahi Hui Hana, Aliso Viejo CA 92656 USA
I loko o ʻAmelika: +1 949-380-6100
Kūʻai: +1 949-380-6136
Fax: +1 949-215-4996

Palapala / Punawai

ʻO Microsemi SmartFusion2 FPGA Mea Hoʻonohonoho DDR Controller [pdf] Ke alakaʻi hoʻohana SmartFusion2 FPGA lole DDR mea hoʻoponopono, SmartFusion2, FPGA lole DDR mea hoʻoponopono, hoʻonohonoho hoʻonohonoho.

Nā kuhikuhi

• Palapala Hoʻohana