Microsemi SmartFusion2 FPGA Fabric DDR Controller Configuration Guide
Sava lalana
Ny SmartFusion2 FPGA dia manana mpanara-maso DDR roa tafiditra - ny iray azo idirana amin'ny alàlan'ny MSS (MDDR) ary ny iray natao hidirana mivantana avy amin'ny lamba FPGA (FDDR). Ny MDDR sy ny FDDR dia samy mifehy ny fahatsiarovana DDR tsy misy chip.
Raha te hanamboatra tanteraka ny mpandrindra Fabric DDR ianao dia tsy maintsy:
- Ampiasao ny Fabric External Memory DDR Controller Configurator mba handrindrana ny DDR Controller, safidio ny interface bus datapath (AXI na AHBLite), ary safidio ny famantaran'ny famantaranandro DDR ary koa ny famantaran'ny famantaranandro lamba.
- Apetraho ny soatoavin'ny rejisitra ho an'ny rejisitra mpanara-maso DDR mba hifanaraka amin'ny toetranao fitadidiana DDR ivelany.
- Ampidiro ny Fabric DDR ho ampahany amin'ny rindranasa mpampiasa ary manaova fifandraisana datapath.
- Ampifandraiso ny interface tsara APB an'ny mpandrindra DDR araka izay voafaritry ny vahaolana momba ny fanombohana periferika.
Fabric External Memory DDR Controller Configurator
Ny Fabric External Memory DDR (FDDR) Configurator dia ampiasaina hanitsiana ny lalan'ny angona manontolo sy ny masontsivana fitadidiana DDR ivelany ho an'ny Fabric DDR Controller.
Sary 1-1 • FDDR Configurator Overview
Settings fahatsiarovana
Ampiasao ny Settings Memory mba hanitsiana ny safidy fitadidianao ao amin'ny MDDR.
- Karazana fitadidiana - LPDDR, DDR2, na DDR3
- Data Width - 32-bit, 16-bit na 8-bit
- Frequency amin'ny famantaranandro - Ny sanda rehetra (Decimal/Fractional) eo amin'ny 20 MHz ka hatramin'ny 333 MHz
- SECDED Enabled ECC - ON na OFF
- Sarintany adiresy – {ROW, BANK, COLUMN},{BANK, ROW, COLUMN}
Fabric Interface Settings
FPGA Fabric Interface - Ity no interface tsara misy eo amin'ny FDDR sy ny FPGA design. Satria ny FDDR dia mpanara-maso fahatsiarovana, dia natao ho andevo amin'ny fiara fitateram-bahoaka AXI na AHB. Ny Tompon'ny fiara fitateram-bahoaka dia manomboka ny fifampiraharahana amin'ny fiara fitateram-bahoaka, izay adikan'ny FDDR ho toy ny fifampiraharahana fitadidiana ary ampitaina amin'ny Memory DDR tsy misy chip. Safidy interface tsara FDDR lamba dia:
- Mampiasa AXI-64 Interface - Ny tompony iray dia miditra amin'ny FDDR amin'ny alàlan'ny 64-bit\ AXI interface.
- Mampiasa Iray AHB-32 Interface - Master iray dia miditra amin'ny FDDR amin'ny alàlan'ny interface AHB 32-bit tokana.
- Mampiasa AHB-32 Interfaces roa - Master roa no miditra amin'ny FDDR amin'ny fampiasana interface AHB 32-bit roa.
FPGA CLOCK Divisor – Mamaritra ny tahan'ny matetika eo amin'ny famantaranandro DDR Controller (CLK_FDDR) sy ny famantaranandro mifehy ny fifandraisana amin'ny lamba (CLK_FIC64). Ny fatran'ny CLK_FIC64 dia tokony hitovy amin'ny an'ny subsystem AHB/AXI izay mifandray amin'ny interface bus FDDR AHB/AXI. Ho an'ny example, raha manana DDR RAM mandeha amin'ny 200 MHz ianao ary ny Fabric/AXI Subsystem anao dia mandeha amin'ny 100 MHz, dia tsy maintsy misafidy mpizara 2 ianao (sary 1-2).
Sary 1-2 • Fikirana Fifandraisan-damba – Fifanarahana AXI Interface sy FDDR Clock Divisor
Ampiasao ny lamba PLL HIDY – Raha avy amin'ny CCC Fabric ny CLK_BASE dia azonao ampifandraisina amin'ny fidirana FDDR FAB_PLL_LOCK ny vokatra CCC LOCK. CLK_BASE dia tsy milamina raha tsy mihidy ny Fabric CCC. Noho izany, i Microsemi dia manoro hevitra ny hitazona ny FDDR amin'ny famerenana (izany hoe, manamafy ny fampidirana CORE_RESET_N) mandra-pahatongan'ny CLK_BASE. Ny vokatra LOCK an'ny Fabric CCC dia manondro fa ny famantaran'ny Fabric CCC dia maharitra. Amin'ny alalan'ny fanamarinana ny Fampiasana FAB_PLL_LOCK safidy, azonao atao ny mampiseho ny FAB_PLL_LOCK seranan-tsambo fampidirana ny FDDR. Azonao atao ny mampifandray ny fivoahan'ny LOCK amin'ny CCC lamba amin'ny fampidirana FAB_PLL_LOCK an'ny FDDR.
IO Drive Strength
Mifidiana iray amin'ireto tanjaky ny fiara manaraka ireto ho an'ny DDR I/O anao:
- Half Drive Hery
- Herin'ny fiara feno
Miankina amin'ny karazana fahatsiarovana DDR anao sy ny Herin'ny I/O nofidinao, ny Libero SoC dia mametraka ny fenitra DDR I/O ho an'ny rafitra FDDR anao:
| Karazana fitadidiana DDR | Half Drive Hery | Herin'ny fiara feno |
| DDR3 | SSTL15I | SSTL15II |
| DDR2 | SSTL18I | SSTL18II |
| LPDDR | LPDRI | LPDRII |
Alefaso ny Interrupts
Ny FDDR dia afaka mampiakatra fiatoana rehefa feno ny fepetra voafaritra mialoha. Jereo ny Enable Interrupts ao amin'ny configurator FDDR raha tianao ny hampiasa ireo interrupts ireo amin'ny fampiharanao.
Izany dia mampiseho ny famantarana interrupt amin'ny ohatra FDDR. Azonao atao ny mampifandray ireo famantarana fampiatoana ireo araka izay takian'ny famolavolanao. Ireto famantarana Interrupt manaraka ireto sy ny fepetrany dia misy:
- FIC_INT – Miteraka rehefa misy lesoka amin'ny fifampiraharahana eo amin'ny Master sy ny FDDR
- IO_CAL_INT – Azonao atao ny mamerina manitsy ny DDR I/O amin'ny alàlan'ny fanoratana amin'ny rejisitra mpanara-maso DDR amin'ny alàlan'ny interface interface APB. Rehefa vita ny calibration dia atsangana io fahatapahana io. Raha mila antsipiriany momba ny famerenana ny I/O dia jereo ny Torolàlana ho an'ny mpampiasa Microsemi SmartFusion2.
- PLL_LOCK_INT – Manondro fa nihidy ny FDDR FPLL
- PLL_LOCKLOST_INT – Manondro fa very hidy ny FDDR FPLL
- FDDR_ECC_INT – Manondro lesoka tokana na roa bit efa hita
Famantaranandro lamba
Fikajiana ny faharetan'ny famantaranandro mifototra amin'ny fahitan'ny famantaranandro anao ankehitriny sy ny fizarana CLOCK, aseho amin'ny MHz.
Fabric Clock Frequency (amin'ny MHz) = Clock Frequency / CLOCK divisor
Bandwidth fahatsiarovana
Fikajiana bandwidth fitadidiana mifototra amin'ny sandan'ny Frequency Clock amin'izao fotoana izao amin'ny Mbps.
Bandwidth fitadidiana (amin'ny Mbps) = 2 * Frequency Clock
Total Bandwidth
Total kajy bandwidth mifototra amin'ny famantaranandronao amin'izao fotoana izao, ny sakan'ny angona ary ny CLOCK divisor, amin'ny Mbps.
Bandwidth total (amin'ny Mbps) = (2 * Frequency Clock * Width Data) / CLOCK Divisor
FDDR Controller Configuration
Rehefa mampiasa ny Fabric DDR Controller ianao mba hidirana amin'ny Memory DDR ivelany, ny DDR Controller dia tsy maintsy amboarina amin'ny fotoana fiasana. Izany dia atao amin'ny fanoratana ny angon-drakitra fanamafisana amin'ny rejisitra fanamafisam-peo DDR natokana. Miankina amin'ny toetran'ny fitadidiana DDR ivelany sy ny fampiharanao ity angon-drakitra fanamafisana ity. Ity fizarana ity dia mamaritra ny fomba hampidirana ireo mari-pamantarana fanamafisam-peo ireo ao amin'ny configurator mpanara-maso ny FDDR sy ny fomba fitantanana ny angon-drakitra fikirakirana ho ampahany amin'ny vahaolana amin'ny fanombohana Periferika ankapobeny. Jereo ny Torolàlana ho an'ny mpampiasa fanombohana periferika ho an'ny fampahalalana amin'ny antsipiriany momba ny vahaolana momba ny fanombohana periferika.
Fabric DDR Control Registers
Ny Fabric DDR Controller dia manana rejisitra izay mila amboarina amin'ny fotoana fandehanana. Ny sandan'ny fanamafisam-peo ho an'ireo rejistra ireo dia maneho paramètre samihafa (ho an'ny example, mody DDR, sakany PHY, fomba mipoaka, ECC, sns). Raha mila antsipiriany momba ny rejisitra fanamafisam-peo DDR, jereo ny Torolàlana ho an'ny mpampiasa Microsemi SmartFusion2.
Fabric DDR Registers Configuration
Ampiasao ny tabilao Fampidirana ny fahatsiarovana (sary 2-1) sy ny fotoana fitadidiana (sary 2-2) mba hampidirana masontsivana mifanaraka amin'ny fitadidianao DDR sy ny fampiharana. Ny soatoavina ampidirinao amin'ireo tabilao ireo dia adika ho azy amin'ny sanda rejistra mety. Rehefa manindry mari-pamantarana manokana ianao, dia voalaza ao amin'ny Window Description ny Register (sary 1-1 amin'ny pejy 4).
Figure 2-1 • Configuration FDDR – Tab Famoahana fahatsiarovana
Figure 2-2 • Configuration FDDR – Tab fameram-potoana fahatsiarovana
Manafatra DDR Configuration Files
Ho fanampin'ny fampidirana ny mari-pamantarana DDR Memory amin'ny alàlan'ny tabilao Memory Initialization sy Timing, azonao atao ny manafatra soatoavina rejistra DDR avy amin'ny file. Mba hanaovana izany, tsindrio ny bokotra Import Configuration ary mandehana mankany amin'ny lahatsoratra file misy anarana sy soatoavina rejistra DDR. Ny sary 2-3 dia mampiseho ny firafitry ny fanamafisana fanafarana.
Sary 2-3 • Fikirakirana DDR Register File Syntaxe
Fanamarihana: Raha misafidy ny manafatra soatoavina fisoratana anarana ianao fa tsy mampiditra azy ireo amin'ny fampiasana ny GUI, dia tsy maintsy mamaritra ny soatoavina rejistra ilaina rehetra ianao. Jereo ny SmartFusion2 User Guide raha mila fanazavana fanampiny
Fanondranana DDR Configuration Files
Azonao atao ihany koa ny manondrana ny angon-drakitra fikirakirana rejistra ankehitriny ho lahatsoratra file. izany file dia ahitana ny soatoavin'ny rejisitra nafaranao (raha misy) ary koa ireo kajy avy amin'ny masontsivana GUI nampidirinao tao amin'ity boaty fifampiresahana ity.
Raha te-hanafoana ny fanovana nataonao tamin'ny rafitra rejistra DDR ianao dia azonao atao izany amin'ny Restore Default. Izany dia mamafa ny angon-drakitra fikirakirana fisoratana anarana ary tsy maintsy manafatra na mamerina indray ity angona ity ianao. Ny angona dia averina amin'ny soatoavin'ny famerenan'ny fitaovana.
Data vokarina
Kitiho OK raha te hamorona ny fikirakirana. Mifototra amin'ny fidiranao ao amin'ny tabilao General, Memory Time and Memory Initialization, ny FDDR Configurator dia manisa ny sanda ho an'ny rejisitra fanamafisam-peo DDR rehetra ary manondrana ireo soatoavina ireo ao amin'ny tetikasanao firmware sy simulation. files. Ny naondrana file Ny syntax dia aseho amin'ny sary 2-4.
Sary 2-4 • Fanondranana Rejistra DDR naondrana File Syntaxe
mikirao praogramanao
Rehefa mamorona ny SmartDesign ianao dia ireto manaraka ireto files dia novokarina tao amin'ny lahatahiry / firmware / drivers_config / sys_config. IRETO files dia takiana amin'ny fototry ny firmware CMSIS mba hanangonana araka ny tokony ho izy sy ahitana fampahalalana momba ny endrikao ankehitriny, ao anatin'izany ny angon-drakitra fikirakirana periferika sy ny fampahalalana momba ny fanamafisana famantaranandro ho an'ny MSS. Aza ovaina ireo files amin'ny tanana, satria izy ireo dia averina isaky ny amboarina indray ny famolavolana fakanao.
- sys_config.c
- sys_config.h
- sys_config_mddr_define.h – angon-drakitra fanamafisana MDDR.
- sys_config_fddr_define.h – angon-drakitra fanamafisana FDDR.
- sys_config_mss_clocks.h – Famaritana famantaranandro MSS
Simulation
Rehefa mamorona ny SmartDesign mifandray amin'ny MSS anao ianao, ity simulation manaraka ity files dia novokarina tao amin'ny lahatahiry / simulation:
- test.bfm -BFM ambony indrindra file izay notanterahina voalohany mandritra ny simulation izay mampiasa ny processeur SmartFusion2 MSS Cortex-M3. Izy io dia manatanteraka ny peripheral_init.bfm sy user.bfm, amin'io filaharana io.
- peripheral_init.bfm - Ahitana ny fomba fiasa BFM izay maka tahaka ny CMSIS::SystemInit() miasa ao amin'ny Cortex-M3 alohan'ny hidiranao amin'ny procédure main(). Mandika ny angon-drakitra fanamafisam-peo ho an'ny periferika ampiasaina amin'ny famolavolana mankany amin'ny rejisitra fanamafisana periferika marina izy ary avy eo dia miandry ny fiomanana ny periferika rehetra alohan'ny hanamafisana fa afaka mampiasa ireo periferika ireo ny mpampiasa.
- FDDR_init.bfm – Ahitana baiko fanoratana BFM izay manao simulate ny fanoratana ny angona rejistra fanamafisam-peo Fabric DDR nampidirinao (mampiasa ny boaty fifampiresahana Edit Registers) ao amin'ny rejisitra DDR Controller.
- user.bfm - Natao ho an'ny baikon'ny mpampiasa. Azonao atao ny manao simulate ny datapath amin'ny fampidirana ny baiko BFM anao manokana amin'ity file. Didy amin'ity file dia hotanterahina rehefa vita ny peripheral_init.bfm.
Mampiasa ny files etsy ambony, dia simulate ho azy ny lalan'ny configuration. Ianao ihany no mila manova ny user.bfm file hanao simulate ny datapath. Aza ovaina ny test.bfm, peripheral_init.bfm, na MDDR_init.bfm filetoy ireny files dia amboarina isaky ny amboarina indray ny endrika fakanao.
Fabric DDR Configuration Path
Ny vahaolana Peripheral Initialization dia mitaky fa, ankoatry ny famaritana ny soatoavin'ny rejisitry ny fanamafisam-peo DDR Fabric, dia amboary ny lalan'ny angon-drakitra fanamafisana APB ao amin'ny MSS (FIC_2). Ny fiasan'ny SystemInit() dia manoratra ny angon-drakitra amin'ny rejisitra fanamafisana FDDR amin'ny alàlan'ny interface FIC_2 APB.
Fanamarihana: Raha mampiasa System Builder ianao dia apetraka sy mifandray ho azy ny lalan'ny fanamboarana.
Sary 2-5 • FIC_2 Configurator Overview
Raha te handrindra ny interface FIC_2:
- Sokafy ny fifanakalozan-dresaka FIC_2 configurator (sary 2-5) avy amin'ny MSS configurator.
- Safidio ny Initialize periferika mampiasa Cortex-M3 safidy.
- Ataovy azo antoka fa voamarika ny MSS DDR, toy ny blocs Fabric DDR/SERDES raha mampiasa azy ireo ianao.
- Kitiho ny OK raha tehirizina ny fandrindranao. Izany dia mampiseho ny seranan-tsambo FIC_2 (famantaranandro, Reset, ary APB bus interfaces), araka ny aseho amin'ny sary 2-6.
- Mamorona MSS. Ny seranan-tsambo FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK ary FIC_2_APB_M_RESET_N) dia mibaribary amin'ny interface MSS ary azo ampifandraisina amin'ny CoreSF2Config sy CoreSF2Reset araka ny famaritana ny vahaolana momba ny peripheral Initialization
Sary 2-6 • FIC_2 Ports
Port Description
FDDR Core Ports
Tabilao 3-1 • Seranana fototra FDDR
| Anaran'ny seranan-tsambo | tari-dalana | Description |
| CORE_RESET_N | IN | FDDR Controller Reset |
| CLK_BASE | IN | FDDR Fabric Interface Clock |
| FPLL_LOCK | avy | FDDR PLL Lock Output - avo rehefa voahidy ny FDDR PLL |
| CLK_BASE_PLL_LOCK | IN | Fabric PLL Lock Input. Ity fampidirana ity dia miseho rehefa voafantina ny safidy Ampiasao FAB_PLL_LOCK. |
Interrupt Ports
Ity vondrona seranan-tsambo ity dia mibaribary rehefa misafidy ny safidy Enable Interrupts ianao.
Tabilao 3-2 • Manapaka seranana
| Anaran'ny seranan-tsambo | tari-dalana | Description |
| PLL_LOCK_INT | avy | Manamafy rehefa mihidy ny FDDR PLL. |
| PLL_LOCKLOST_INT | avy | Manamafy rehefa very ny hidin'ny FDDR PLL. |
| ECC_INT | avy | Manamafy rehefa misy hetsika ECC. |
| IO_CALIB_INT | avy | Manamafy rehefa vita ny calibration I/O. |
| FIC_INT | avy | Manamafy rehefa misy lesoka ao amin'ny protocol AHB/AXI amin'ny interface Fabric. |
APB3 Configuration Interface
Table 3-3 • APB3 Configuration Interface
| Anaran'ny seranan-tsambo | tari-dalana | Description |
| APB_S_PENABLE | IN | Andevo Enable |
| APB_S_PSEL | IN | Andevo Select |
| APB_S_PWRITE | IN | Soraty Enable |
| APB_S_PADDR[10:2] | IN | Adiresy |
| APB_S_PWDATA[15:0] | IN | Soraty Data |
| APB_S_PREADY | avy | Andevo Vonona |
| APB_S_PSLVERR | avy | Fahadisoana andevo |
| APB_S_PRDATA[15:0] | avy | Vakio ny angona |
| APB_S_PRESET_N | IN | Famerenana ny andevo |
| APB_S_PCLK | IN | famantaranandro |
DDR PHY Interface
Tabilao 3-4 • Fifandraisana DDR PHY
| Anaran'ny seranan-tsambo | tari-dalana | Description |
| FDDR_CAS_N | avy | DRAM CASN |
| FDDR_CKE | avy | DRAM CKE |
| FDDR_CLK | avy | Clock, lafiny P |
| FDDR_CLK_N | avy | Clock, lafiny N |
| FDDR_CS_N | avy | DRAM CSN |
| FDDR_ODT | avy | DRAM ODT |
| FDDR_RAS_N | avy | DRAM RASN |
| FDDR_RESET_N | avy | Reset DRAM ho an'ny DDR3 |
| FDDR_WE_N | avy | DRAM WEN |
| FDDR_ADDR[15:0] | avy | Dram Address bits |
| FDDR_BA[2:0] | avy | Adiresy Banky Dram |
| FDDR_DM_RDQS[4:0] | INOUT | Dram Data Mask |
| FDDR_DQS[4:0] | INOUT | Dram Data Strobe Input / Output - P Side |
| FDDR_DQS_N[4:0] | INOUT | Dram Data Strobe Input / Output - N lafiny |
| FDDR_DQ[35:0] | INOUT | DRAM Data Input/Output |
| FDDR_FIFO_WE_IN[2:0] | IN | FIFO amin'ny signal |
| FDDR_FIFO_WE_OUT[2:0] | avy | FIFO out signal |
| FDDR_DM_RDQS ([3:0]/[1:0]/[0]) | INOUT | Dram Data Mask |
| FDDR_DQS ([3:0]/[1:0]/[0]) | INOUT | Dram Data Strobe Input / Output - P Side |
| FDDR_DQS_N ([3:0]/[1:0]/[0]) | INOUT | Dram Data Strobe Input / Output - N lafiny |
| FDDR_DQ ([31:0]/[15:0]/[7:0]) | INOUT | DRAM Data Input/Output |
| FDDR_DQS_TMATCH_0_IN | IN | FIFO amin'ny signal |
| FDDR_DQS_TMATCH_0_OUT | avy | FIFO out signal |
| FDDR_DQS_TMATCH_1_IN | IN | FIFO amin'ny famantarana (32-bit ihany) |
| FDDR_DQS_TMATCH_1_OUT | avy | FIFO out signal (32-bit ihany) |
| FDDR_DM_RDQS_ECC | INOUT | Takelaka data Dram ECC |
| FDDR_DQS_ECC | INOUT | Dram ECC Data Strobe Input / Output - P Side |
| FDDR_DQS_ECC_N | INOUT | Dram ECC Data Strobe Input / Output - N lafiny |
| FDDR_DQ_ECC ([3:0]/[1:0]/[0]) | INOUT | DRAM ECC Data Input/Output |
| FDDR_DQS_TMATCH_ECC_IN | IN | ECC FIFO amin'ny signal |
| FDDR_DQS_TMATCH_ECC_OUT | avy | ECC FIFO out signal (32-bit ihany) |
Fanamarihana: Ny sakan'ny seranan-tsambo ho an'ny seranana sasany dia miova arakaraka ny fisafidianana ny sakan'ny PHY. Ny fanamarihana "[a: 0] / [b: 0] / [c: 0]" dia ampiasaina hanondroana seranana toy izany, izay ny "[a: 0]" dia manondro ny sakan'ny seranana rehefa voafantina ny sakan'ny PHY 32-bit. , “[b:0]” mifanitsy amin'ny sakan'ny PHY 16-bit, ary ny “[c:0]” dia mifanitsy amin'ny sakan'ny PHY 8-bit.
AXI Bus Interface
Tabilao 3-5 • AXI Bus Interface
| Anaran'ny seranan-tsambo | tari-dalana | Description |
| AXI_S_AWREADY | avy | Soraty ny adiresy vonona |
| AXI_S_WREADY | avy | Soraty ny adiresy vonona |
| AXI_S_BID[3:0] | avy | ID valiny |
| AXI_S_BRESP[1:0] | avy | Manorata valiny |
| AXI_S_BVALID | avy | Manorata valinteny manan-kery |
| AXI_S_ARREADY | avy | Vakio ny adiresy vonona |
| AXI_S_RID[3:0] | avy | Vakio ID Tag |
| AXI_S_RRESP[1:0] | avy | Vakio ny Valiny |
| AXI_S_RDATA[63:0] | avy | Vakio ny angona |
| AXI_S_RLAST | avy | Vakio farany - Ity famantarana ity dia manondro ny famindrana farany amin'ny vaky vakiteny. |
| AXI_S_RVALID | avy | Vakio ny adiresy manan-kery |
| AXI_S_AWID[3:0] | IN | Soraty ny adiresy ID |
| AXI_S_AWADDR[31:0] | IN | Soraty ny adiresy |
| AXI_S_AWLEN[3:0] | IN | Ny halavan'ny fipoahana |
| AXI_S_AWSIZE[1:0] | IN | Haben'ny fipoahana |
| AXI_S_AWBURST[1:0] | IN | Karazana fipoahana |
| AXI_S_AWLOCK[1:0] | IN | Karazana hidin-trano - Ity famantarana ity dia manome fampahalalana fanampiny momba ny toetra atomika amin'ny famindrana. |
| AXI_S_AWVALID | IN | Manorata adiresy manan-kery |
| AXI_S_WID[3:0] | IN | Soraty ID data tag |
| AXI_S_WDATA[63:0] | IN | Manorata angona |
| AXI_S_WSTRB[7:0] | IN | Manorata strobe |
| AXI_S_WLAST | IN | Soraty farany |
| AXI_S_WVALID | IN | Manorata manan-kery |
| AXI_S_BREADY | IN | Manorata vonona |
| AXI_S_ARID[3:0] | IN | Vakio ny adiresy ID |
| AXI_S_ARADDR[31:0] | IN | Vakio ny adiresy |
| AXI_S_ARLEN[3:0] | IN | Ny halavan'ny fipoahana |
| AXI_S_ARSIZE[1:0] | IN | Haben'ny fipoahana |
| AXI_S_ARBURST[1:0] | IN | Karazana fipoahana |
| AXI_S_ARLOCK[1:0] | IN | Karazana hidin-trano |
| AXI_S_ARVALID | IN | Vakio ny adiresy manan-kery |
| AXI_S_RREADY | IN | Vakio ny adiresy vonona |
| Anaran'ny seranan-tsambo | tari-dalana | Description |
| AXI_S_CORE_RESET_N | IN | MDDR Global Reset |
| AXI_S_RMW | IN | Manondro raha manan-kery amin'ny gadona rehetra amin'ny fifindrana AXI ny bytes rehetra amin'ny lalana 64-bit.
|
AHB0 Bus Interface
Tabilao 3-6 • AHB0 Bus Interface
| Anaran'ny seranan-tsambo | tari-dalana | Description |
| AHB0_S_HREADYOUT | avy | Vonona ny andevo AHBL - Rehefa avo lenta amin'ny fanoratana dia manondro fa vonona ny hanaiky ny angona ny andevo ary rehefa avo lenta ny famakiana dia manondro fa manan-kery ny angona. |
| AHB0_S_HRESP | avy | Satan'ny valin'ny AHBL - Rehefa voatosika ambony amin'ny faran'ny fifampiraharahana dia manondro fa nahavita fahadisoana ny fifampiraharahana. Rehefa midina ambany amin'ny faran'ny fifampiraharahana dia manondro fa vita soa aman-tsara ny fifampiraharahana. |
| AHB0_S_HRDATA[31:0] | avy | AHBL mamaky angon-drakitra - Mamakia angon-drakitra avy amin'ny andevo mankany amin'ny tompony |
| AHB0_S_HSEL | IN | Fifidianana andevo AHBL - Rehefa nohamafisina, ny andevo dia andevo AHBL voafantina amin'izao fotoana izao ao amin'ny bus AHB. |
| AHB0_S_HADDR[31:0] | IN | Adiresy AHBL - adiresy byte amin'ny interface AHBL |
| AHB0_S_HBURST[2:0] | IN | Ny halavan'ny fipoahana AHBL |
| AHB0_S_HSIZE[1:0] | IN | Haben'ny famindrana AHBL - Manondro ny haben'ny famindrana ankehitriny (8/16/32 byte ihany) |
| AHB0_S_HTRANS[1:0] | IN | Karazana famindrana AHBL - Manondro ny karazana famindrana amin'izao fotoana izao. |
| AHB0_S_HMASTLOCK | IN | AHBL hidin-trano - Rehefa nanamafy fa ny famindrana amin'izao fotoana izao dia ampahany amin'ny raharaham-barotra mihidy. |
| AHB0_S_HWRITE | IN | AHBL manoratra - Rehefa avo dia manondro fa ny fifanakalozana ankehitriny dia fanoratana. Rehefa ambany dia manondro fa ny fifanakalozana ankehitriny dia vakiana. |
| AHB0_S_HREADY | IN | AHBL vonona - Rehefa avo dia manondro fa ny andevo dia vonona ny hanaiky raharaham-barotra vaovao. |
| AHB0_S_HWDATA[31:0] | IN | AHBL manoratra angona - Manorata angona avy amin'ny tompony mankany amin'ny andevo |
AHB1 Bus Interface
Tabilao 3-7 • AHB1 Bus Interface
| Anaran'ny seranan-tsambo | tari-dalana | Description |
| AHB1_S_HREADYOUT | avy | Andevo AHBL vonona - Rehefa avo lenta amin'ny fanoratana, dia manondro fa vonona ny hanaiky ny angona ny andevo, ary rehefa ambony ho an'ny famakiana dia manondro fa manan-kery ny angona. |
| AHB1_S_HRESP | avy | Satan'ny valin'ny AHBL - Rehefa voatosika ambony amin'ny faran'ny fifampiraharahana dia manondro fa nahavita fahadisoana ny fifampiraharahana. Rehefa midina ambany amin'ny faran'ny fifampiraharahana, dia manondro fa vita soa aman-tsara ny fifampiraharahana. |
| AHB1_S_HRDATA[31:0] | avy | AHBL mamaky angon-drakitra - Mamakia angon-drakitra avy amin'ny andevo mankany amin'ny tompony |
| AHB1_S_HSEL | IN | Fifidianana andevo AHBL - Rehefa nohamafisina, ny andevo dia andevo AHBL voafantina amin'izao fotoana izao ao amin'ny bus AHB. |
| AHB1_S_HADDR[31:0] | IN | Adiresy AHBL - adiresy byte amin'ny interface AHBL |
| AHB1_S_HBURST[2:0] | IN | Ny halavan'ny fipoahana AHBL |
| AHB1_S_HSIZE[1:0] | IN | Haben'ny famindrana AHBL - Manondro ny haben'ny famindrana ankehitriny (8/16/32 byte ihany). |
| AHB1_S_HTRANS[1:0] | IN | Karazana famindrana AHBL - Manondro ny karazana famindrana amin'izao fotoana izao. |
| AHB1_S_HMASTLOCK | IN | AHBL hidin-trano - Rehefa nohamafisina, ny famindrana amin'izao fotoana izao dia ampahany amin'ny raharaham-barotra mihidy. |
| AHB1_S_HWRITE | IN | AHBL manoratra - Rehefa avo dia manondro fa fanoratana ny varotra ankehitriny. Rehefa ambany dia manondro fa ny fifanakalozana ankehitriny dia vakiana. |
| AHB1_S_HREADY | IN | AHBL vonona - Rehefa avo dia manondro fa ny andevo dia vonona ny hanaiky raharaham-barotra vaovao. |
| AHB1_S_HWDATA[31:0] | IN | AHBL manoratra angona - Manorata angona avy amin'ny tompony mankany amin'ny andevo |
Product Support
Ny Microsemi SoC Products Group dia manohana ny vokatra amin'ny serivisy fanohanana isan-karazany, ao anatin'izany ny Serivisy mpanjifa, Foibe fanohanana ara-teknika ho an'ny mpanjifa, a webtranokala, mailaka elektronika, ary biraon'ny varotra maneran-tany. Ity tovana ity dia misy fampahalalana momba ny fifandraisana amin'ny Microsemi SoC Products Group sy ny fampiasana ireo tolotra fanohanana ireo.
Serivisy ho an'ny mpanjifa
Mifandraisa amin'ny Sampan-draharahan'ny Mpanjifa ho an'ny fanohanana vokatra tsy ara-teknika, toy ny vidin'ny vokatra, ny fanavaozana ny vokatra, ny vaovao farany, ny toetry ny kaomandy ary ny fanomezan-dàlana.
Avy any Amerika Avaratra, antsoy ny 800.262.1060
Avy amin'ny tontolo hafa, antsoy ny 650.318.4460
Fax, na aiza na aiza manerana izao tontolo izao, 408.643.6913
Foibe fanohanana ara-teknika ho an'ny mpanjifa
Ny Microsemi SoC Products Group dia miasa ao amin'ny Foibe Fanohanana ara-teknika ho an'ny mpanjifa miaraka amin'ireo injeniera mahay izay afaka manampy amin'ny famaliana ny fanontanianao momba ny fitaovanao, rindrambaiko ary famolavolana momba ny Microsemi SoC Products. Ny Foibe Fanohanana ara-teknika ho an'ny mpanjifa dia mandany fotoana betsaka amin'ny famoronana naoty fampiharana, valin'ny fanontaniana momba ny tsingerin'ny famolavolana mahazatra, antontan-taratasy momba ireo olana fantatra, ary FAQ isan-karazany. Noho izany, alohan'ny hifandraisanao aminay, tsidiho azafady ny loharano an-tserasera. Tena azo inoana fa efa namaly ny fanontanianao izahay.
Tohana ara-teknika
Tsidiho ny Customer Support webtranokala (www.microsemi.com/soc/support/search/default.aspx) raha mila fanazavana fanampiny sy fanohanana. Valiny maro azo jerena amin'ny fikarohana web Ny loharano dia ahitana kisary, sary, ary rohy mankany amin'ny loharano hafa ao amin'ny website.
Webtoerana
Azonao atao ny mijery karazana fampahalalana ara-teknika sy tsy ara-teknika ao amin'ny pejy fandraisana SoC, ao amin'ny www.microsemi.com/soc.
Mifandraisa amin'ny Foibe fanohanana ara-teknika ho an'ny mpanjifa
Injeniera mahay indrindra miasa ao amin'ny Foibe fanohanana ara-teknika. Ny foibe fanohanana ara-teknika dia azo ifandraisana amin'ny mailaka na amin'ny alàlan'ny Microsemi SoC Products Group website.
mailaka
Azonao atao ny mampita ny fanontanianao ara-teknika amin'ny adiresy mailakay ary mahazo valiny amin'ny alàlan'ny mailaka, fax, na telefaona. Ary koa, raha manana olana amin'ny famolavolana ianao dia azonao atao ny mandefa mailaka ny famolavolanao files hahazo fanampiana. Manara-maso tsy tapaka ny kaonty mailaka izahay mandritra ny andro. Rehefa mandefa ny fangatahanao aminay, azafady mba ho azo antoka ny hampiditra ny anaranao feno, ny anaran'ny orinasa, ary ny fampahalalana momba ny fifandraisanao mba hikarakarana tsara ny fangatahanao. Ny adiresy mailaka fanohanana ara-teknika dia soc_tech@microsemi.com.
Ny raharahako
Ny mpanjifa Microsemi SoC Products Group dia afaka mandefa sy manara-maso ireo tranga ara-teknika amin'ny Internet amin'ny alàlan'ny fandehanana any amin'ny My Case
Any ivelan'i Etazonia
Afaka mifandray amin'ny fanohanana ara-teknika amin'ny alàlan'ny mailaka ny mpanjifa mila fanampiana ivelan'ny faritr'ora amerikana (soc_tech@microsemi.com) na mifandray amin'ny biraon'ny varotra eo an-toerana. Ny lisitry ny biraon'ny varotra dia azo jerena ao amin'ny www.microsemi.com/soc/company/contact/default.aspx.
Fanohanana ara-teknika ITAR
Raha mila fanohanana ara-teknika momba ny RH sy RT FPGA izay fehezin'ny International Traffic in Arms Regulations (ITAR), mifandraisa aminay amin'ny alàlan'ny soc_tech_itar@microsemi.com. Raha tsy izany, ao anatin'ny My Cases, mifidiana Eny ao amin'ny lisitry ny fidinana ITAR. Raha mila lisitra feno momba ny FPGA Microsemi fehezin'ny ITAR, tsidiho ny ITAR web pejy.
Microsemi Corporation (NASDAQ: MSCC) dia manolotra portfolio feno vahaolana semiconductor ho an'ny: aerospace, fiarovana ary fiarovana; orinasa sy fifandraisana; ary tsena indostrialy sy angovo hafa. Ny vokatra dia misy fitaovana analoga sy RF avo lenta, azo itokisana avo lenta, famantarana mifangaro ary circuit integrated RF, SoC azo zahana, FPGA ary subsystem feno. Microsemi dia manana foibe ao Aliso Viejo, Calif. Mianara bebe kokoa amin'ny www.microsemi.com.
© 2014 Microsemi Corporation. Zo rehetra voatokana. Ny Microsemi sy ny logo Microsemi dia marika famantarana ny Microsemi Corporation. Ny marika sy marika serivisy hafa rehetra dia fananan'ny tompony tsirairay avy.
Ny sandan'ny anjara Microsemi Corporate Headquarters
One Enterprise, Aliso Viejo CA 92656 USA
Any Etazonia: +1 949-380-6100
Varotra: +1 949-380-6136
Fax: +1 949-215-4996
Documents / Loharano
 |
Microsemi SmartFusion2 FPGA Fabric DDR Configuration [pdf] Torolàlana ho an'ny mpampiasa SmartFusion2 FPGA Fabric DDR Configuration, SmartFusion2, FPGA Fabric DDR Configuration, Configuration Controller |
