Microsemi SmartFusion2 FPGA Fabric DDR Controller Руководство пользователя по настройке
Введение
SmartFusion2 FPGA имеет два встроенных контроллера DDR: один доступен через MSS (MDDR), а другой предназначен для прямого доступа из FPGA Fabric (FDDR). И MDDR, и FDDR управляют внешней памятью DDR.
Чтобы полностью настроить контроллер Fabric DDR, необходимо:
- Используйте конфигуратор контроллера DDR внешней памяти Fabric, чтобы настроить контроллер DDR, выбрать интерфейс шины пути данных (AXI или AHBLite) и выбрать тактовую частоту DDR, а также тактовую частоту пути данных Fabric.
- Установите значения регистров для регистров контроллера DDR, чтобы они соответствовали характеристикам вашей внешней памяти DDR.
- Создайте экземпляр Fabric DDR как часть пользовательского приложения и создайте подключения к путям передачи данных.
- Подключите интерфейс конфигурации APB контроллера DDR, как определено решением для инициализации периферийных устройств.
Конфигуратор контроллера DDR внешней памяти Fabric
Конфигуратор внешней памяти DDR (FDDR) Fabric используется для настройки общего пути данных и параметров внешней памяти DDR для контроллера DDR Fabric.
Рис. 1-1 • Конфигуратор FDDRview
Настройки памяти
Используйте параметры памяти, чтобы настроить параметры памяти в MDDR.
- Тип памяти – LPDDR, DDR2 или DDR3
- Ширина данных – 32-битная, 16-битная или 8-битная
- Частота часов – Любое значение (десятичное/дробное) в диапазоне от 20 МГц до 333 МГц
- SECDED Включено ECC – ВКЛ или ВЫКЛ
- Сопоставление адресов – {СТРОКА,БАНК,СТОЛБЦ},{БАНК,СТРОКА,СТОЛБЦ}
Настройки интерфейса ткани
Интерфейс фабрики FPGA – Это интерфейс данных между FDDR и конструкцией FPGA. Поскольку FDDR является контроллером памяти, он предназначен для использования в качестве ведомого устройства на шине AXI или AHB. Мастер шины инициирует транзакции шины, которые, в свою очередь, интерпретируются FDDR как транзакции памяти и передаются во внешнюю память DDR. Варианты интерфейса FDDR Fabric:
- Использование интерфейса AXI-64 — один мастер получает доступ к FDDR через 64-битный интерфейс AXI.
- Использование единого интерфейса AHB-32. Один мастер получает доступ к FDDR через один 32-разрядный интерфейс AHB.
- Использование двух интерфейсов AHB-32. Два ведущих устройства получают доступ к FDDR с помощью двух 32-разрядных интерфейсов AHB.
Делитель часов FPGA – Указывает соотношение частот между часами контроллера DDR (CLK_FDDR) и часами, управляющими интерфейсом фабрики (CLK_FIC64). Частота CLK_FIC64 должна быть равна частоте подсистемы AHB/AXI, подключенной к интерфейсу шины FDDR AHB/AXI. Для бывшегоampНапример, если ваша оперативная память DDR работает на частоте 200 МГц, а ваша подсистема Fabric/AXI работает на частоте 100 МГц, вы должны выбрать делитель 2 (рис. 1-2).
Рис. 1-2 • Настройки интерфейса Fabric — соглашение об интерфейсе AXI и FDDR Clock Divisor
Использовать ткань ПЛЛ ЗАМОК – Если CLK_BASE поступает от CCC Fabric, можно подключить выход CCC LOCK фабрики к входу FDDR FAB_PLL_LOCK. CLK_BASE не будет стабильным до тех пор, пока Fabric CCC не заблокируется. Поэтому Microsemi рекомендует удерживать FDDR в состоянии сброса (т. е. активировать ввод CORE_RESET_N) до тех пор, пока CLK_BASE не станет стабильной. Выход LOCK Fabric CCC указывает на то, что выходные часы Fabric CCC стабильны. Установив флажок Use FAB_PLL_LOCK, вы можете открыть входной порт FAB_PLL_LOCK FDDR. Затем вы можете подключить выход LOCK Fabric CCC к входу FAB_PLL_LOCK FDDR.
Сила привода ввода-вывода
Выберите одну из следующих мощностей дисков для ввода-вывода DDR:
- Половинная сила привода
- Полная сила привода
В зависимости от типа памяти DDR и выбранной мощности ввода-вывода Libero SoC устанавливает стандарт ввода-вывода DDR для вашей системы FDDR следующим образом:
| Тип памяти DDR | Половинная сила привода | Полная сила привода |
| DDR3 | SSTL15I | SSTL15II |
| DDR2 | SSTL18I | SSTL18II |
| ЛПДДР | ЛПДРИ | ЛПДРИИ |
Включить прерывания
FDDR может вызывать прерывания, когда выполняются определенные заранее определенные условия. Установите флажок «Включить прерывания» в конфигураторе FDDR, если вы хотите использовать эти прерывания в своем приложении.
Это раскрывает сигналы прерывания экземпляра FDDR. Вы можете подключить эти сигналы прерывания, как того требует ваш проект. Доступны следующие сигналы прерывания и их предварительные условия:
- ФИК_INT – Генерируется при возникновении ошибки в транзакции между Master и FDDR.
- IO_CAL_INT – Позволяет перекалибровать ввод-вывод DDR путем записи в регистры контроллера DDR через интерфейс конфигурации APB. Когда калибровка завершена, это прерывание вызывается. Подробную информацию о повторной калибровке ввода/вывода см. в Руководстве пользователя Microsemi SmartFusion2.
- PLL_LOCK_INT – Указывает, что FDDR FPLL заблокирован
- PLL_LOCKLOST_INT – Указывает, что FDDR FPLL потерял блокировку
- FDDR_ECC_INT — Указывает на обнаружение одно- или двухбитовой ошибки.
Тактовая частота ткани
Расчет тактовой частоты на основе вашей текущей тактовой частоты и делителя ЧАСОВ, отображаемых в МГц.
Тактовая частота фабрики (в МГц) = тактовая частота / делитель ЧАСОВ
Пропускная способность памяти
Расчет пропускной способности памяти на основе текущего значения тактовой частоты в Мбит/с.
Пропускная способность памяти (в Мбит/с) = 2 * тактовая частота
Общая пропускная способность
Расчет общей пропускной способности на основе вашей текущей тактовой частоты, ширины данных и делителя CLOCK в Мбит/с.
Общая пропускная способность (в Мбит/с) = (2 * тактовая частота * ширина данных) / делитель ЧАСОВ
Конфигурация контроллера FDDR
Когда вы используете контроллер Fabric DDR для доступа к внешней памяти DDR, контроллер DDR должен быть настроен во время выполнения. Это делается путем записи данных конфигурации в специальные регистры конфигурации контроллера DDR. Эти данные конфигурации зависят от характеристик внешней памяти DDR и вашего приложения. В этом разделе описывается, как вводить эти параметры конфигурации в конфигуратор контроллера FDDR и как управлять данными конфигурации в рамках общего решения по инициализации периферийных устройств. Подробную информацию о решении для инициализации периферийных устройств см. в Руководстве пользователя по инициализации периферийных устройств.
Регистры управления Fabric DDR
Контроллер Fabric DDR имеет набор регистров, которые необходимо настроить во время выполнения. Значения конфигурации для этих регистров представляют разные параметры (например,ample, режим DDR, ширина PHY, пакетный режим, ECC и т. д.). Подробнее о регистрах конфигурации контроллера DDR см. в Руководстве пользователя Microsemi SmartFusion2.
Конфигурация регистров Fabric DDR
Используйте вкладки Инициализация памяти (Рисунок 2-1) и Синхронизация памяти (Рисунок 2-2), чтобы ввести параметры, соответствующие вашей памяти DDR и приложению. Значения, которые вы вводите на этих вкладках, автоматически преобразуются в соответствующие значения регистров. Когда вы щелкаете определенный параметр, соответствующий регистр описывается в окне описания регистра (Рис. 1-1 на стр. 4).
Рис. 2-1 • Конфигурация FDDR — вкладка «Инициализация памяти»
Рис. 2-2 • Конфигурация FDDR — вкладка Memory Timing
Импорт конфигурации DDR Files
Помимо ввода параметров памяти DDR с помощью вкладок Memory Initialization и Timing, вы можете импортировать значения регистров DDR из file. Для этого нажмите кнопку «Импорт конфигурации» и перейдите к тексту file содержащий имена и значения регистров DDR. Рисунок 2-3 показывает синтаксис конфигурации импорта.
Рисунок 2-3 • Конфигурация регистра DDR File Синтаксис
Примечание: Если вы решите импортировать значения регистров, а не вводить их с помощью графического интерфейса, вы должны указать все необходимые значения регистров. Подробности см. в Руководстве пользователя SmartFusion2.
Экспорт конфигурации DDR Files
Вы также можете экспортировать текущие данные конфигурации регистра в текстовый файл. file. Этот file будет содержать значения регистров, которые вы импортировали (если они есть), а также те, которые были вычислены из параметров графического интерфейса, введенных вами в этом диалоговом окне.
Если вы хотите отменить изменения, внесенные в конфигурацию регистра DDR, вы можете сделать это с помощью Restore Default. Это удалит все данные конфигурации регистра, и вам придется либо повторно импортировать, либо повторно ввести эти данные. Данные сбрасываются до значений аппаратного сброса.
Сгенерированные данные
Нажмите OK, чтобы сгенерировать конфигурацию. На основе ваших данных на вкладках «Общие», «Время памяти» и «Инициализация памяти» конфигуратор FDDR вычисляет значения для всех регистров конфигурации DDR и экспортирует эти значения в ваш проект микропрограммы и симуляцию. fileс. экспортируется file синтаксис показан на рис. 2-4.
Рисунок 2-4 • Конфигурация экспортированного регистра DDR File Синтаксис
Прошивка
Когда вы создаете SmartDesign, следующее files создаются в каталоге /firmware/drivers_config/sys_config. Эти files необходимы для правильной компиляции ядра микропрограммы CMSIS и содержат информацию о вашем текущем проекте, включая данные о конфигурации периферийных устройств и информацию о конфигурации часов для MSS. Не редактируйте эти files вручную, поскольку они воссоздаются каждый раз при регенерации корневого проекта.
- sys_config.c
- sys_config.h
- sys_config_mddr_define.h — данные конфигурации MDDR.
- sys_config_fddr_define.h — данные конфигурации FDDR.
- sys_config_mss_clocks.h — конфигурация часов MSS
Моделирование
Когда вы создаете SmartDesign, связанный с вашим MSS, следующее моделирование files создаются в каталоге /simulation:
- test.bfm - BFM высшего уровня file который сначала выполняется во время любого моделирования, которое проверяет процессор SmartFusion2 MSS Cortex-M3. Он выполняет периферийные_init.bfm и user.bfm, в этом порядке.
- периферия_init.bfm – Содержит процедуру BFM, которая эмулирует функцию CMSIS::SystemInit(), запускаемую на Cortex-M3 перед входом в процедуру main(). Он копирует данные конфигурации для любого периферийного устройства, используемого в проекте, в правильные регистры конфигурации периферийных устройств, а затем ожидает, пока все периферийные устройства будут готовы, прежде чем утверждать, что пользователь может использовать эти периферийные устройства.
- FDDR_init.bfm – Содержит команды записи BFM, имитирующие запись данных регистра конфигурации Fabric DDR, введенных вами (с помощью диалогового окна «Редактировать регистры»), в регистры контроллера DDR.
- пользователь.bfm – Предназначен для пользовательских команд. Вы можете смоделировать путь данных, добавив свои собственные команды BFM в этот file. Команды в этом file будет выполняться после того, как периферийный_инит.bfm завершится.
Используя files выше, путь конфигурации моделируется автоматически. Вам нужно только отредактировать файл user.bfm file для моделирования пути данных. Не редактируйте файлы test.bfm,периферия_init.bfm или MDDR_init.bfm. fileкак эти files воссоздаются каждый раз, когда ваш корневой проект регенерируется.
Путь конфигурации Fabric DDR
Решение для инициализации периферийных устройств требует, чтобы в дополнение к указанию значений регистра конфигурации Fabric DDR вы настроили путь данных конфигурации APB в MSS (FIC_2). Функция SystemInit() записывает данные в регистры конфигурации FDDR через интерфейс FIC_2 APB.
Примечание: Если вы используете System Builder, путь конфигурации устанавливается и подключается автоматически.
Рисунок 2-5 • Конфигуратор FIC_2 черезview
Чтобы настроить интерфейс FIC_2:
- Откройте диалоговое окно конфигуратора FIC_2 (рис. 2-5) из конфигуратора MSS.
- Выберите параметр «Инициализировать периферийные устройства с помощью Cortex-M3».
- Убедитесь, что MSS DDR отмечен, как и блоки Fabric DDR/SERDES, если вы их используете.
- Нажмите OK, чтобы сохранить настройки. Это открывает доступ к конфигурационным портам FIC_2 (интерфейсам Clock, Reset и APB), как показано на рис. 2-6.
- Сгенерируйте МСС. Порты FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK и FIC_2_APB_M_RESET_N) теперь доступны на интерфейсе MSS и могут быть подключены к CoreSF2Config и CoreSF2Reset в соответствии со спецификацией решения для инициализации периферийных устройств.
Рисунок 2-6 • Порты FIC_2
Описание порта
Основные порты FDDR
Таблица 3-1 • Основные порты FDDR
| Имя порта | Направление | Описание |
| CORE_RESET_N | IN | Сброс контроллера FDDR |
| CLK_BASE | IN | Часы интерфейса FDDR Fabric |
| ФПЛЛ_ЛОКК | ВНЕ | Выход блокировки FDDR PLL — высокий, когда FDDR PLL заблокирован |
| CLK_BASE_PLL_LOCK | IN | Вход блокировки PLL ткани. Этот ввод доступен только тогда, когда выбрана опция Use FAB_PLL_LOCK. |
Порты прерываний
Эта группа портов отображается, когда вы выбираете опцию «Включить прерывания».
Таблица 3-2 • Порты прерывания
| Имя порта | Направление | Описание |
| PLL_LOCK_INT | ВНЕ | Утверждается при блокировке FDDR PLL. |
| PLL_LOCKLOST_INT | ВНЕ | Утверждается, когда блокировка FDDR PLL потеряна. |
| ЕСС_INT | ВНЕ | Утверждает, когда происходит событие ECC. |
| IO_CALIB_INT | ВНЕ | Утверждает, когда калибровка ввода-вывода завершена. |
| FIC_INT | ВНЕ | Утверждает, когда есть ошибка в протоколе AHB/AXI на интерфейсе Fabric. |
Интерфейс конфигурации APB3
Таблица 3-3 • Интерфейс конфигурации APB3
| Имя порта | Направление | Описание |
| APB_S_PENABLE | IN | Ведомый Включить |
| APB_S_PSEL | IN | Выбор ведомого |
| APB_S_PWRITE | IN | Включить запись |
| APB_S_PADDR[10:2] | IN | Адрес |
| APB_S_PWDATA[15:0] | IN | Запись данных |
| APB_S_PREADY | ВНЕ | Раб готов |
| APB_S_PSLVERR | ВНЕ | Ошибка подчиненного устройства |
| APB_S_PRDATA[15:0] | ВНЕ | Прочитать данные |
| APB_S_PRESET_N | IN | Сброс подчиненного устройства |
| APB_S_PCLK | IN | Часы |
Физический интерфейс DDR
Таблица 3-4 • Физический интерфейс DDR
| Имя порта | Направление | Описание |
| ФДДР_CAS_N | ВНЕ | ДРАМ КАСН |
| ФДДР_СКЕ | ВНЕ | ДРАМ СКЕ |
| ФДДР_CLK | ВНЕ | Часы, сторона P |
| FDDR_CLK_N | ВНЕ | Часы, северная сторона |
| ФДДР_CS_N | ВНЕ | ДРАМ CSN |
| ФДДР_ОДТ | ВНЕ | ДРАМ ОДТ |
| ФДДР_РАС_Н | ВНЕ | ДРАМ РАСН |
| FDDR_RESET_N | ВНЕ | Сброс DRAM для DDR3 |
| FDDR_WE_N | ВНЕ | ДРАМ ВЕН |
| ФДДР_АДДР[15:0] | ВНЕ | Биты адреса DRAM |
| ФДДР_БА[2:0] | ВНЕ | Драм Банк Адрес |
| FDDR_DM_RDQS[4:0] | ВХОД | Драм Маска Данных |
| ФДДР_ДКС[4:0] | ВХОД | Вход/выход строба данных Dram – сторона P |
| FDDR_DQS_N[4:0] | ВХОД | Вход/выход строба данных Dram – сторона N |
| ФДДР_ДК[35:0] | ВХОД | Ввод/вывод данных DRAM |
| FDDR_FIFO_WE_IN[2:0] | IN | FIFO в сигнале |
| FDDR_FIFO_WE_OUT[2:0] | ВНЕ | Выходной сигнал FIFO |
| FDDR_DM_RDQS ([3:0]/[1:0]/[0]) | ВХОД | Драм Маска Данных |
| FDDR_DQS ([3:0]/[1:0]/[0]) | ВХОД | Вход/выход строба данных Dram – сторона P |
| FDDR_DQS_N ([3:0]/[1:0]/[0]) | ВХОД | Вход/выход строба данных Dram – сторона N |
| FDDR_DQ ([31:0]/[15:0]/[7:0]) | ВХОД | Ввод/вывод данных DRAM |
| FDDR_DQS_TMATCH_0_IN | IN | FIFO в сигнале |
| FDDR_DQS_TMATCH_0_OUT | ВНЕ | Выходной сигнал FIFO |
| FDDR_DQS_TMATCH_1_IN | IN | FIFO в сигнале (только 32-битный) |
| FDDR_DQS_TMATCH_1_OUT | ВНЕ | Выходной сигнал FIFO (только 32-разрядный) |
| FDDR_DM_RDQS_ECC | ВХОД | Маска данных DRAM ECC |
| FDDR_DQS_ECC | ВХОД | Ввод/вывод строба данных Dram ECC – сторона P |
| FDDR_DQS_ECC_N | ВХОД | Ввод/вывод строба данных Dram ECC – сторона N |
| FDDR_DQ_ECC ([3:0]/[1:0]/[0]) | ВХОД | Ввод/вывод данных DRAM ECC |
| FDDR_DQS_TMATCH_ECC_IN | IN | ECC FIFO в сигнале |
| FDDR_DQS_TMATCH_ECC_OUT | ВНЕ | Выходной сигнал ECC FIFO (только 32-разрядный) |
Примечание: Ширина порта для некоторых портов изменяется в зависимости от выбора ширины PHY. Обозначение «[a:0]/[b:0]/[c:0]» используется для обозначения таких портов, где «[a:0]» относится к ширине порта при выборе 32-битной ширины PHY. , «[b:0]» соответствует 16-битной ширине PHY, а «[c:0]» соответствует 8-битной ширине PHY.
Интерфейс шины AXI
Таблица 3-5 • Интерфейс шины AXI
| Имя порта | Направление | Описание |
| AXI_S_AWREADY | ВНЕ | Напишите адрес готов |
| AXI_S_WREADY | ВНЕ | Напишите адрес готов |
| AXI_S_BID[3:0] | ВНЕ | Идентификатор ответа |
| AXI_S_BRESP[1:0] | ВНЕ | Написать ответ |
| AXI_S_BVALID | ВНЕ | Напишите действительный ответ |
| AXI_S_ARREADY | ВНЕ | Читать адрес готов |
| AXI_S_RID[3:0] | ВНЕ | Прочитать идентификатор Tag |
| AXI_S_RRESP[1:0] | ВНЕ | Прочитать ответ |
| AXI_S_RDATA[63:0] | ВНЕ | Прочитать данные |
| AXI_S_RLAST | ВНЕ | Read Last — этот сигнал указывает на последнюю передачу в пакете чтения. |
| AXI_S_RVALID | ВНЕ | Прочитанный адрес действителен |
| AXI_S_AWID[3:0] | IN | Запись идентификатора адреса |
| AXI_S_AWADDR[31:0] | IN | Напишите адрес |
| AXI_S_AWLEN[3:0] | IN | Длина взрыва |
| AXI_S_AWSIZE[1:0] | IN | Размер взрыва |
| AXI_S_AWBURST[1:0] | IN | Тип взрыва |
| AXI_S_AWLOCK[1:0] | IN | Тип блокировки — этот сигнал предоставляет дополнительную информацию об атомарных характеристиках передачи. |
| AXI_S_AWVALID | IN | Напишите действительный адрес |
| AXI_S_WID[3:0] | IN | Запись идентификатора данных tag |
| AXI_S_WDATA[63:0] | IN | Запись данных |
| AXI_S_WSTRB[7:0] | IN | Написать стробоскопы |
| AXI_S_WLAST | IN | Написать последним |
| AXI_S_WVALID | IN | Напишите действительный |
| AXI_S_BREADY | IN | Пишите готовы |
| AXI_S_ARID[3:0] | IN | Чтение идентификатора адреса |
| AXI_S_ARADDR[31:0] | IN | Прочитать адрес |
| АКСИ_С_АРЛЕН[3:0] | IN | Длина взрыва |
| AXI_S_ARSIZE[1:0] | IN | Размер взрыва |
| AXI_S_ARBURST[1:0] | IN | Тип взрыва |
| AXI_S_ARLOCK[1:0] | IN | Тип замка |
| AXI_S_ARVALID | IN | Прочитанный адрес действителен |
| AXI_S_RREADY | IN | Читать адрес готов |
| Имя порта | Направление | Описание |
| AXI_S_CORE_RESET_N | IN | Глобальный сброс MDDR |
| AXI_S_RMW | IN | Указывает, действительны ли все байты 64-битной дорожки для всех тактов передачи AXI.
|
Шинный интерфейс AHB0
Таблица 3-6 • Интерфейс шины AHB0
| Имя порта | Направление | Описание |
| AHB0_S_HREADYOUT | ВНЕ | Ведомое устройство AHBL готово — высокое значение для записи указывает на то, что ведомое устройство готово к приему данных, а высокое значение для чтения указывает на то, что данные действительны. |
| AHB0_S_HRESP | ВНЕ | Статус ответа AHBL — высокий уровень в конце транзакции указывает на то, что транзакция завершилась с ошибками. Низкий уровень в конце транзакции означает, что транзакция успешно завершена. |
| AHB0_S_HRDATA[31:0] | ВНЕ | AHBL read data – Чтение данных от ведомого к ведущему. |
| AHB0_S_HSEL | IN | Выбор ведомого устройства AHBL — при подтверждении ведомое устройство является текущим выбранным ведомым устройством AHBL на шине AHB. |
| AHB0_S_HADDR[31:0] | IN | AHBL address – байтовый адрес на интерфейсе AHBL. |
| АХБ0_С_ХБУРСТ[2:0] | IN | Длина импульса AHBL |
| AHB0_S_HSIZE[1:0] | IN | Размер передачи AHBL — указывает размер текущей передачи (только транзакции 8/16/32 байта). |
| AHB0_S_HTRANS[1:0] | IN | Тип перевода AHBL — указывает тип перевода текущей транзакции. |
| AHB0_S_HMASTLOCK | IN | Блокировка AHBL — при подтверждении текущая передача является частью заблокированной транзакции. |
| AHB0_S_HWRITE | IN | AHBL write — высокое значение указывает на то, что текущая транзакция является записью. Низкий уровень означает, что текущая транзакция является чтением. |
| AHB0_S_HREADY | IN | AHBL ready — высокое значение указывает, что ведомое устройство готово принять новую транзакцию. |
| AHB0_S_HWDATA[31:0] | IN | AHBL write data — Запись данных от ведущего к ведомому. |
Шинный интерфейс AHB1
Таблица 3-7 • Интерфейс шины AHB1
| Имя порта | Направление | Описание |
| AHB1_S_HREADYOUT | ВНЕ | Ведомое устройство AHBL готово — высокое значение для записи указывает на то, что ведомое устройство готово к приему данных, а высокое значение для чтения указывает на то, что данные действительны. |
| AHB1_S_HRESP | ВНЕ | Статус ответа AHBL — высокий уровень в конце транзакции указывает на то, что транзакция завершилась с ошибками. Низкий уровень в конце транзакции означает, что транзакция успешно завершена. |
| AHB1_S_HRDATA[31:0] | ВНЕ | AHBL read data – Чтение данных от ведомого к ведущему. |
| AHB1_S_HSEL | IN | Выбор ведомого устройства AHBL — при подтверждении ведомое устройство является текущим выбранным ведомым устройством AHBL на шине AHB. |
| AHB1_S_HADDR[31:0] | IN | AHBL address – байтовый адрес на интерфейсе AHBL. |
| АХБ1_С_ХБУРСТ[2:0] | IN | Длина импульса AHBL |
| AHB1_S_HSIZE[1:0] | IN | Размер передачи AHBL — указывает размер текущей передачи (только транзакции 8/16/32 байт). |
| AHB1_S_HTRANS[1:0] | IN | Тип перевода AHBL — указывает тип перевода текущей транзакции. |
| AHB1_S_HMASTLOCK | IN | Блокировка AHBL — при подтверждении текущая передача является частью заблокированной транзакции. |
| AHB1_S_HWRITE | IN | AHBL write — высокий уровень указывает на то, что текущая транзакция является записью. Низкий уровень означает, что текущая транзакция является чтением. |
| AHB1_S_HREADY | IN | AHBL ready — высокое значение указывает, что ведомое устройство готово принять новую транзакцию. |
| AHB1_S_HWDATA[31:0] | IN | AHBL write data — Запись данных от ведущего к ведомому. |
Поддержка продукта
Группа продуктов Microsemi SoC поддерживает свои продукты различными службами поддержки, включая службу поддержки клиентов, центр технической поддержки клиентов, webвеб-сайт, электронная почта и офисы продаж по всему миру. В этом приложении содержится информация о том, как связаться с Microsemi SoC Products Group и использовать эти службы поддержки.
Обслуживание клиентов
Обратитесь в службу поддержки клиентов за нетехнической поддержкой продукта, такой как цены продукта, обновления продукта, информация об обновлении, статус заказа и авторизация.
Из Северной Америки звоните по телефону 800.262.1060
Из других стран звоните по телефону 650.318.4460
Факс, из любой точки мира, 408.643.6913
Центр технической поддержки клиентов
Microsemi SoC Products Group укомплектовывает свой Центр технической поддержки клиентов высококвалифицированными инженерами, которые могут помочь ответить на ваши вопросы об оборудовании, программном обеспечении и проектировании продуктов Microsemi SoC. Центр технической поддержки клиентов тратит много времени на создание заметок по применению, ответов на общие вопросы цикла проектирования, документации по известным проблемам и различных часто задаваемых вопросов. Поэтому, прежде чем связаться с нами, пожалуйста, посетите наши онлайн-ресурсы. Вполне вероятно, что мы уже ответили на ваши вопросы.
Техническая поддержка
Посетите службу поддержки webсайт (www.microsemi.com/soc/support/search/default.aspx) для получения дополнительной информации и поддержки. Многие ответы доступны в поиске web ресурсы включают диаграммы, иллюстрации и ссылки на другие ресурсы на webсайт.
Webсайт
Вы можете просмотреть разнообразную техническую и нетехническую информацию на домашней странице SoC по адресу www.microsemi.com/soc.
Обращение в Центр технической поддержки клиентов
В Центре технической поддержки работают высококвалифицированные инженеры. С центром технической поддержки можно связаться по электронной почте или через группу продуктов Microsemi SoC. webсайт.
Электронная почта
Вы можете сообщить свои технические вопросы на наш адрес электронной почты и получить ответы по электронной почте, факсу или телефону. Кроме того, если у вас есть проблемы с дизайном, вы можете отправить свой дизайн по электронной почте. files получить помощь. Мы постоянно отслеживаем учетную запись электронной почты в течение дня. При отправке запроса нам обязательно укажите свое полное имя, название компании и контактную информацию для эффективной обработки вашего запроса. Адрес электронной почты технической поддержки: soc_tech@microsemi.com.
Мои дела
Клиенты Microsemi SoC Products Group могут подавать и отслеживать технические запросы в Интернете, перейдя в раздел «Мое дело».
За пределами США
Клиенты, которым нужна помощь за пределами часовых поясов США, могут обратиться в службу технической поддержки по электронной почте (soc_tech@microsemi.com) или обратитесь в местное торговое представительство. Список офисов продаж можно найти по адресу www.microsemi.com/soc/company/contact/default.aspx.
Техническая поддержка ИТАР
Для получения технической поддержки по FPGA RH и RT, которые регулируются Международными правилами торговли оружием (ITAR), свяжитесь с нами через soc_tech_itar@microsemi.com. Либо в разделе «Мои дела» выберите «Да» в раскрывающемся списке ITAR. Полный список ПЛИС Microsemi, регулируемых ITAR, см. на веб-сайте ITAR. web страница.
Корпорация Microsemi (NASDAQ: MSCC) предлагает комплексный портфель полупроводниковых решений для: аэрокосмической отрасли, обороны и безопасности; предпринимательство и связь; и промышленные и альтернативные энергетические рынки. Продукты включают в себя высокопроизводительные и надежные аналоговые и радиочастотные устройства, смешанные сигнальные и радиочастотные интегральные схемы, настраиваемые SoC, FPGA и полные подсистемы. Штаб-квартира Microsemi находится в Алисо-Вьехо, Калифорния. Узнайте больше на www.microsemi.com.
© 2014 Корпорация Microsemi. Все права защищены. Microsemi и логотип Microsemi являются товарными знаками корпорации Microsemi. Все другие товарные знаки и знаки обслуживания являются собственностью их соответствующих владельцев.
Штаб-квартира корпорации Microsemi
One Enterprise, Алисо Вьехо, Калифорния, 92656, США
В пределах США: +1 949-380-6100
Продажи: +1 949-380-6136
Факс: +1 949-215-4996
Документы/Ресурсы
 |
Microsemi SmartFusion2 FPGA Fabric Конфигурация контроллера DDR [pdf] Руководство пользователя SmartFusion2 Конфигурация контроллера DDR Fabric FPGA, SmartFusion2, Конфигурация контроллера DDR Fabric FPGA, Конфигурация контроллера |
