Ghidul utilizatorului de configurare a controlerului DDR Microsemi SmartFusion2 FPGA Fabric

Introducere

SmartFusion2 FPGA are două controlere DDR încorporate - unul accesibil prin MSS (MDDR) și celălalt destinat accesului direct din FPGA Fabric (FDDR). MDDR și FDDR controlează ambele memorii DDR off-chip.
Pentru a configura complet controlerul Fabric DDR trebuie să:

1. Utilizați Fabric External Memory DDR Controller Configurator pentru a configura controlerul DDR, selectați interfața de magistrală a căii de date ale acestuia (AXI sau AHBLite) și selectați frecvența de ceas DDR, precum și frecvența de ceas al căii de date fabric.
2. Setați valorile registrului pentru registrele controlerului DDR pentru a se potrivi cu caracteristicile memoriei DDR externe.
3. Instanțiați Fabric DDR ca parte a unei aplicații de utilizator și faceți conexiuni de cale de date.
4. Conectați interfața de configurare APB a controlerului DDR așa cum este definită de soluția de inițializare periferică.

Fabric External Memory DDR Controller Configurator

Configuratorul Fabric External Memory DDR (FDDR) este utilizat pentru a configura calea generală a datelor și parametrii de memorie externă DDR pentru controlerul Fabric DDR.

Figura 1-1 • FDDR Configurator Overview

Setări de memorie 

Utilizați Setări de memorie pentru a vă configura opțiunile de memorie în MDDR.

• Tip de memorie – LPDDR, DDR2 sau DDR3
• Lățimea datelor – 32 de biți, 16 biți sau 8 biți
• Frecvența ceasului – Orice valoare (Decimală/Fracțională) în intervalul de la 20 MHz la 333 MHz
• SECDED ECC activat – ON sau OFF
• Maparea adresei – {ROW,BANK,COLUMN},{BANK,ROW,COLUMN}

Setări de interfață Fabric 

Interfață FPGA Fabric – Aceasta este interfața de date dintre FDDR și designul FPGA. Deoarece FDDR este un controler de memorie, acesta este destinat să fie un slave pe o magistrală AXI sau AHB. Maestrul magistralei inițiază tranzacții cu magistrala, care sunt, la rândul lor, interpretate de FDDR ca tranzacții de memorie și comunicate memoriei DDR off-chip. Opțiunile de interfață FDDR fabric sunt:

• Utilizarea unei interfețe AXI-64 – Un master accesează FDDR printr-o interfață AXI pe 64 de biți.
• Utilizarea unei singure interfețe AHB-32 – Un master accesează FDDR printr-o singură interfață AHB pe 32 de biți.
• Utilizarea a două interfețe AHB-32 – Doi master accesează FDDR folosind două interfețe AHB pe 32 de biți.

FPGA CLOCK Divizor – Specifică raportul de frecvență dintre ceasul controlerului DDR (CLK_FDDR) și ceasul care controlează interfața fabricii (CLK_FIC64). Frecvența CLK_FIC64 ar trebui să fie egală cu cea a subsistemului AHB/AXI care este conectat la interfața magistrală FDDR AHB/AXI. De exampDacă aveți o memorie RAM DDR care rulează la 200 MHz și subsistemul Fabric/AXI rulează la 100 MHz, trebuie să selectați un divizor de 2 (Figura 1-2).

Figura 1-2 • Setări de interfață Fabric – Interfață AXI și Acord de divizor de ceas FDDR

Utilizați țesătură PLL BLOCARE – Dacă CLK_BASE provine de la un Fabric CCC, puteți conecta ieșirea fabric CCC LOCK la intrarea FDDR FAB_PLL_LOCK. CLK_BASE nu este stabil până când Fabric CCC se blochează. Prin urmare, Microsemi vă recomandă să mențineți FDDR în resetare (adică să activați intrarea CORE_RESET_N) până când CLK_BASE este stabil. Ieșirea LOCK a fabricii CCC indică faptul că ceasurile de ieșire Fabric CCC sunt stabile. Bifând opțiunea Utilizați FAB_PLL_LOCK, puteți expune portul de intrare FAB_PLL_LOCK al FDDR. Apoi puteți conecta ieșirea LOCK a Fabric CCC la intrarea FAB_PLL_LOCK a FDDR.

Puterea IO Driver 

Selectați una dintre următoarele puteri ale unității pentru I/O-urile DDR:

• Jumătate de putere de antrenare
• Puterea deplină a conducerii

În funcție de tipul de memorie DDR și de puterea I/O selectată, Libero SoC setează standardul DDR I/O pentru sistemul dumneavoastră FDDR, după cum urmează:

Tip de memorie DDR	Jumătate de putere de antrenare	Puterea deplină a conducerii
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

Activați întreruperi 

FDDR este capabil să genereze întreruperi atunci când sunt îndeplinite anumite condiții predefinite. Bifați Activați întreruperi în configuratorul FDDR dacă doriți să utilizați aceste întreruperi în aplicația dvs.
Aceasta expune semnalele de întrerupere pe instanța FDDR. Puteți conecta aceste semnale de întrerupere după cum cere designul dvs. Sunt disponibile următoarele semnale de întrerupere și precondițiile lor:

• FIC_INT – Generat atunci când există o eroare în tranzacția dintre Master și FDDR
• IO_CAL_INT – Vă permite să recalibrați I/O-urile DDR scriind în registrele controlerului DDR prin interfața de configurare APB. Când calibrarea este finalizată, această întrerupere este ridicată. Pentru detalii despre recalibrarea I/O, consultați Ghidul utilizatorului Microsemi SmartFusion2.
• PLL_LOCK_INT – Indică faptul că FDDR FPLL s-a blocat
• PLL_LOCKLOST_INT – Indică faptul că FDDR FPLL și-a pierdut blocarea
• FDDR_ECC_INT – Indică o eroare pe un singur sau pe doi biți a fost detectată

Frecvența ceasului din țesătură 

Calculul frecvenței ceasului pe baza frecvenței curente a ceasului și a divizorului CLOCK, afișate în MHz.
Fabric Clock Frequency (în MHz) = Clock Frequency / CLOCK divizor

Lățimea de bandă a memoriei 

Calculul lățimii de bandă a memoriei pe baza valorii curente a frecvenței de ceas în Mbps.
Lățimea de bandă a memoriei (în Mbps) = 2 * Frecvența ceasului

Lățimea de bandă totală

Calculul lățimii de bandă totală pe baza frecvenței curente a ceasului, a lățimii datelor și a divizorului CLOCK, în Mbps.
Lățimea de bandă totală (în Mbps) = (2 * Frecvența ceasului * Lățimea datelor) / CLOCK Divisor

Configurația controlerului FDDR

Când utilizați controlerul Fabric DDR pentru a accesa o memorie DDR externă, controlerul DDR trebuie configurat în timpul execuției. Acest lucru se realizează prin scrierea datelor de configurare în registrele de configurare dedicate controlerului DDR. Aceste date de configurare depind de caracteristicile memoriei DDR externe și de aplicația dvs. Această secțiune descrie cum să introduceți acești parametri de configurare în configuratorul controlerului FDDR și cum sunt gestionate datele de configurare ca parte a soluției generale de inițializare periferică. Consultați Ghidul utilizatorului de inițializare periferică pentru informații detaliate despre soluția de inițializare periferică.

Registre de control Fabric DDR 

Controlerul Fabric DDR are un set de registre care trebuie configurate în timpul execuției. Valorile de configurare pentru aceste registre reprezintă parametri diferiți (de example, modul DDR, lățimea PHY, modul burst, ECC etc.). Pentru detalii despre registrele de configurare a controlerului DDR, consultați Ghidul utilizatorului Microsemi SmartFusion2.

Configurația registrelor Fabric DDR 

Utilizați filele Inițializare memorie (Figura 2-1) și Timing memorie (Figura 2-2) pentru a introduce parametrii care corespund memoriei DDR și aplicației dvs. Valorile pe care le introduceți în aceste file sunt traduse automat în valorile de registru corespunzătoare. Când faceți clic pe un anumit parametru, registrul corespunzător este descris în fereastra de descriere a registrului (Figura 1-1 la pagina 4).

Figura 2-1 • Configurare FDDR – Fila Inițializare memorie

Figura 2-2 • Configurare FDDR – Fila Timing memorie

Se importă configurația DDR Files

Pe lângă introducerea parametrilor memoriei DDR utilizând filele Inițializare memorie și Timing, puteți importa valorile registrului DDR dintr-un file. Pentru a face acest lucru, faceți clic pe butonul Import Configuration și navigați la text file care conțin nume și valori ale registrului DDR. Figura 2-3 arată sintaxa configurației de import.

Figura 2-3 • Configurare registru DDR File Sintaxă

Nota: Dacă alegeți să importați valorile registrului în loc să le introduceți folosind GUI, trebuie să specificați toate valorile registrului necesare. Consultați Ghidul utilizatorului SmartFusion2 pentru detalii

Se exportă configurația DDR Files

De asemenea, puteți exporta datele actuale de configurare a registrului într-un text file. Acest file va conține valorile de registru pe care le-ați importat (dacă există), precum și cele care au fost calculate din parametrii GUI pe care i-ați introdus în această casetă de dialog.
Dacă doriți să anulați modificările pe care le-ați făcut în configurația registrului DDR, puteți face acest lucru cu Restore Default. Aceasta șterge toate datele de configurare a registrului și trebuie fie să reimportați, fie să introduceți din nou aceste date. Datele sunt resetate la valorile de resetare hardware.

Date generate 

Faceți clic pe OK pentru a genera configurația. Pe baza datelor introduse din filele General, Timing memorie și Inițializare memorie, FDDR Configurator calculează valori pentru toate registrele de configurare DDR și exportă aceste valori în proiectul și simularea firmware-ului dvs. files. Cel exportat file sintaxa este prezentată în Figura 2-4.

Figura 2-4 • Configurația registrului DDR exportată File Sintaxă

Firmware

Când generați SmartDesign-ul, următoarele filesunt generate în directorul /firmware/drivers_config/sys_config. Aceste filesunt necesare pentru ca nucleul firmware CMSIS să se compileze corect și să conțină informații privind designul dvs. curent, inclusiv datele de configurare periferică și informațiile de configurare a ceasului pentru MSS. Nu le editați files manual, deoarece sunt recreate de fiecare dată când designul rădăcină este regenerat.

• sys_config.c
• sys_config.h
• sys_config_mddr_define.h – date de configurare MDDR.
• sys_config_fddr_define.h – date de configurare FDDR.
• sys_config_mss_clocks.h – configurarea ceasurilor MSS

Simulare

Când generați SmartDesign-ul asociat cu MSS, următoarea simulare filesunt generate în directorul /simulation:

• test.bfm – BFM de nivel superior file care este mai întâi executat în timpul oricărei simulări care exersează procesorul SmartFusion2 MSS Cortex-M3. Execută peripheral_init.bfm și user.bfm, în această ordine.
• periferic_init.bfm – Conține procedura BFM care emulează funcția CMSIS::SystemInit() rulată pe Cortex-M3 înainte de a intra în procedura main(). Copiază datele de configurare pentru orice periferic utilizat în proiectare în registrele corecte de configurare a perifericelor și apoi așteaptă ca toate perifericele să fie gata înainte de a afirma că utilizatorul poate folosi aceste periferice.
• FDDR_init.bfm – Conține comenzi de scriere BFM care simulează scrierile datelor din registrul de configurare Fabric DDR pe care le-ați introdus (folosind caseta de dialog Editare registre) în registrele controlerului DDR.
• user.bfm – Destinat comenzilor utilizatorului. Puteți simula calea datelor adăugând propriile comenzi BFM în aceasta file. Comenzi în asta file va fi executat după finalizarea periferic_init.bfm.

Folosind files de mai sus, calea de configurare este simulată automat. Trebuie doar să editați user.bfm file pentru a simula calea datelor. Nu editați test.bfm, peripheral_init.bfm sau MDDR_init.bfm files ca acestea filesunt recreate de fiecare dată când designul rădăcinii dvs. este regenerat.

Calea configurației Fabric DDR 

Soluția de inițializare periferică necesită ca, pe lângă specificarea valorilor registrului de configurare Fabric DDR, să configurați calea datelor de configurare APB în MSS (FIC_2). Funcția SystemInit() scrie datele în registrele de configurare FDDR prin interfața FIC_2 APB.

Nota: Dacă utilizați System Builder, calea de configurare este setată și conectată automat.

Figura 2-5 • FIC_2 Configurator Overview

Pentru a configura interfața FIC_2:

1. Deschideți dialogul de configurare FIC_2 (Figura 2-5) din configuratorul MSS.
2. Selectați opțiunea Inițializare periferice folosind Cortex-M3.
3. Asigurați-vă că MSS DDR este bifat, la fel ca și blocurile Fabric DDR/SERDES dacă le utilizați.
4. Faceți clic pe OK pentru a vă salva setările. Aceasta expune porturile de configurare FIC_2 (Clock, Reset și interfețele magistralei APB), așa cum se arată în Figura 2-6.
5. Generați MSS. Porturile FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK și FIC_2_APB_M_RESET_N) sunt acum expuse la interfața MSS și pot fi conectate la CoreSF2Config și CoreSF2Reset conform specificației soluției de inițializare periferică

Figura 2-6 • Porturi FIC_2

Descrierea portului

Porturi de bază FDDR 

Tabel 3-1 • Porturi de bază FDDR

Numele portului	Direcţie	Descriere
CORE_RESET_N	IN	Resetare controler FDDR
CLK_BASE	IN	Ceas de interfață FDDR Fabric
FPLL_LOCK	OUT	Ieșire FDDR PLL Blocare – ridicată când FDDR PLL este blocat
CLK_BASE_PLL_LOCK	IN	Intrare de blocare PLL Fabric. Această intrare este expusă numai când este selectată opțiunea Utilizare FAB_PLL_LOCK.

Porturi de întrerupere

Acest grup de porturi este expus atunci când selectați opțiunea Activare întreruperi.

Tabelul 3-2 • Porturi de întrerupere

Numele portului	Direcţie	Descriere
PLL_LOCK_INT	OUT	Afirmă când FDDR PLL se blochează.
PLL_LOCKLOST_INT	OUT	Afirmă când blocarea FDDR PLL este pierdută.
ECC_INT	OUT	Afirmă când are loc un eveniment ECC.
IO_CALIB_INT	OUT	Afirmă când calibrarea I/O este finalizată.
FIC_INT	OUT	Afirmă când există o eroare în protocolul AHB/AXI pe interfața Fabric.

Interfață de configurare APB3 

Tabel 3-3 • Interfață de configurare APB3

Numele portului	Direcţie	Descriere
APB_S_PENABLE	IN	Activare slave
APB_S_PSEL	IN	Selectare slave
APB_S_PWRITE	IN	Activare scriere
APB_S_PADDR[10:2]	IN	Adresa
APB_S_PWDATA[15:0]	IN	Scrieți date
APB_S_PRADY	OUT	Sclav gata
APB_S_PSLVERR	OUT	Eroare slave
APB_S_PRDATA[15:0]	OUT	Citiți Date
APB_S_PRESET_N	IN	Resetare slave
APB_S_PCLK	IN	Ceas

Interfață DDR PHY 

Tabelul 3-4 • Interfață DDR PHY 

Numele portului	Direcţie	Descriere
FDDR_CAS_N	OUT	DRAM CASN
FDDR_CKE	OUT	DRAM CKE
FDDR_CLK	OUT	Ceas, partea P
FDDR_CLK_N	OUT	Ceas, partea N
FDDR_CS_N	OUT	DRAM CSN
FDDR_ODT	OUT	DRAM ODT
FDDR_RAS_N	OUT	DRAM RASN
FDDR_RESET_N	OUT	Resetare DRAM pentru DDR3
FDDR_WE_N	OUT	DRAM WEN
FDDR_ADDR[15:0]	OUT	Biți de adresă Dram
FDDR_BA[2:0]	OUT	Adresa Dram Bank
FDDR_DM_RDQS[4:0]	ÎN AFARĂ	Dram Data Mask
FDDR_DQS[4:0]	ÎN AFARĂ	Intrare/ieșire Strobe de date Dram – P Side
FDDR_DQS_N[4:0]	ÎN AFARĂ	Intrare/ieșire Strobe de date Dram – partea N
FDDR_DQ[35:0]	ÎN AFARĂ	Intrare/ieșire de date DRAM
FDDR_FIFO_WE_IN[2:0]	IN	FIFO în semnal
FDDR_FIFO_WE_OUT[2:0]	OUT	Semnal de ieşire FIFO
FDDR_DM_RDQS ([3:0]/[1:0]/[0])	ÎN AFARĂ	Dram Data Mask
FDDR_DQS ([3:0]/[1:0]/[0])	ÎN AFARĂ	Intrare/ieșire Strobe de date Dram – P Side
FDDR_DQS_N ([3:0]/[1:0]/[0])	ÎN AFARĂ	Intrare/ieșire Strobe de date Dram – partea N
FDDR_DQ ([31:0]/[15:0]/[7:0])	ÎN AFARĂ	Intrare/ieșire de date DRAM
FDDR_DQS_TMATCH_0_IN	IN	FIFO în semnal
FDDR_DQS_TMATCH_0_OUT	OUT	Semnal de ieşire FIFO
FDDR_DQS_TMATCH_1_IN	IN	FIFO în semnal (numai pe 32 de biți)
FDDR_DQS_TMATCH_1_OUT	OUT	Semnal de ieșire FIFO (doar 32 de biți)
FDDR_DM_RDQS_ECC	ÎN AFARĂ	Mască de date Dram ECC
FDDR_DQS_ECC	ÎN AFARĂ	Intrare/ieșire stroboscopică de date Dram ECC – P Side
FDDR_DQS_ECC_N	ÎN AFARĂ	Intrare/ieșire stroboscopică de date Dram ECC – partea N
FDDR_DQ_ECC ([3:0]/[1:0]/[0])	ÎN AFARĂ	Intrare/ieșire date DRAM ECC
FDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO în semnal
FDDR_DQS_TMATCH_ECC_OUT	OUT	Semnal de ieșire ECC FIFO (doar 32 de biți)

Nota: Lățimea porturilor pentru unele porturi se modifică în funcție de selecția lățimii PHY. Notația „[a:0]/ [b:0]/[c:0]” este folosită pentru a desemna astfel de porturi, unde „[a:0]” se referă la lățimea portului atunci când este selectată o lățime PHY de 32 de biți , „[b:0]” corespunde unei lățimi PHY de 16 biți, iar „[c:0]” corespunde unei lățimi PHY de 8 biți.

Interfață de magistrală AXI 

Tabelul 3-5 • Interfaţă magistrală AXI

Numele portului	Direcţie	Descriere
AXI_S_AWREADY	OUT	Scrieți adresa gata
AXI_S_WREADY	OUT	Scrieți adresa gata
AXI_S_BID[3:0]	OUT	ID de răspuns
AXI_S_BRESP[1:0]	OUT	Scrieți răspunsul
AXI_S_BVALID	OUT	Scrieți răspunsul valid
AXI_S_ARREADY	OUT	Citiți adresa gata
AXI_S_RID[3:0]	OUT	Citiți ID-ul Tag
AXI_S_RRESP[1:0]	OUT	Citiți Răspunsul
AXI_S_RDATA[63:0]	OUT	Citiți datele
AXI_S_RLAST	OUT	Read Last – Acest semnal indică ultimul transfer dintr-o rafală de citire.
AXI_S_RVALID	OUT	Citiți adresa validă
AXI_S_AWID[3:0]	IN	Scrieți ID-ul adresei
AXI_S_AWADDR[31:0]	IN	Scrie adresa
AXI_S_AWLEN[3:0]	IN	Lungimea exploziei
AXI_S_AWSIZE[1:0]	IN	Dimensiunea exploziei
AXI_S_AWBURST[1:0]	IN	Tip de explozie
AXI_S_AWLOCK[1:0]	IN	Tip blocare – Acest semnal oferă informații suplimentare despre caracteristicile atomice ale transferului.
AXI_S_AWVALID	IN	Scrieți adresa valabilă
AXI_S_WID[3:0]	IN	Scrieți ID-ul datelor tag
AXI_S_WDATA[63:0]	IN	Scrieți date
AXI_S_WSTRB[7:0]	IN	Scrieți stroboscopii
AXI_S_WLAST	IN	Scrie ultimul
AXI_S_WVALID	IN	Scrie valabil
AXI_S_BREADY	IN	Scrieți gata
AXI_S_ARID[3:0]	IN	Citiți ID-ul adresei
AXI_S_ARADDR[31:0]	IN	Citiți adresa
AXI_S_ARLEN[3:0]	IN	Lungimea exploziei
AXI_S_ARSIZE[1:0]	IN	Dimensiunea exploziei
AXI_S_ARBURST[1:0]	IN	Tip de explozie
AXI_S_ARLOCK[1:0]	IN	Tip blocare
AXI_S_ARVALID	IN	Citiți adresa validă
AXI_S_RREADY	IN	Citiți adresa gata
Numele portului	Direcţie	Descriere
AXI_S_CORE_RESET_N	IN	Resetare globală MDDR
AXI_S_RMW	IN	Indică dacă toți octeții unei benzi pe 64 de biți sunt validi pentru toate bătăile unui transfer AXI. Indică faptul că toți octeții din toate bătăile sunt validi în rafală și controlerul ar trebui să scrie comenzi în mod implicit. Indică faptul că unii octeți sunt invalidi și controlerul ar trebui să utilizeze implicit comenzile RMW. Acesta este clasificat ca semnal de bandă laterală a canalului de adresă de scriere AXI și este valabil cu semnalul AWVALID. Folosit numai când ECC este activat.

Interfață de magistrală AHB0 

Tabelul 3-6 • Interfaţă magistrală AHB0 

Numele portului	Direcţie	Descriere
AHB0_S_HREADYOUT	OUT	AHBL slave ready – Când este ridicat pentru o scriere, indică faptul că slave este gata să accepte date, iar când este ridicat pentru o citire, indică faptul că datele sunt valide.
AHB0_S_HRESP	OUT	Starea răspunsului AHBL – Când este ridicată la sfârșitul unei tranzacții, indică faptul că tranzacția s-a finalizat cu erori. Când este scăzut la sfârșitul unei tranzacții, aceasta indică faptul că tranzacția s-a finalizat cu succes.
AHB0_S_HRDATA[31:0]	OUT	AHBL citire date – Citiți datele de la slave la master
AHB0_S_HSEL	IN	Selectare slave AHBL – Când este afirmată, slave este slave AHBL selectat în prezent pe magistrala AHB.
AHB0_S_HADDR[31:0]	IN	Adresă AHBL – adresa octet pe interfața AHBL
AHB0_S_HBURST[2:0]	IN	AHBL Burst Lungime
AHB0_S_HSIZE[1:0]	IN	Dimensiunea transferului AHBL – Indică dimensiunea transferului curent (numai tranzacții de 8/16/32 de octeți)
AHB0_S_HTRANS[1:0]	IN	Tipul de transfer AHBL – Indică tipul de transfer al tranzacției curente.
AHB0_S_HMASTLOCK	IN	Blocare AHBL – Când este afirmat, transferul curent face parte dintr-o tranzacție blocată.
AHB0_S_HWRITE	IN	AHBL write – Când valoarea ridicată indică faptul că tranzacția curentă este o scriere. Când este scăzut indică faptul că tranzacția curentă este o citire.
AHB0_S_HREADY	IN	AHBL ready – Când este ridicat, indică faptul că slave este gata să accepte o nouă tranzacție.
AHB0_S_HWDATA[31:0]	IN	AHBL write data – Scrieți date de la master la slave

Interfață de magistrală AHB1 

Tabelul 3-7 • Interfaţă magistrală AHB1

Numele portului	Direcţie	Descriere
AHB1_S_HREADYOUT	OUT	AHBL slave ready – Când este ridicat pentru o scriere, indică faptul că slave este gata să accepte date, iar când este ridicat pentru o citire, indică faptul că datele sunt valide.
AHB1_S_HRESP	OUT	Starea răspunsului AHBL – Când este ridicată la sfârșitul unei tranzacții, indică faptul că tranzacția s-a finalizat cu erori. Când este scăzut la sfârșitul unei tranzacții, indică faptul că tranzacția s-a finalizat cu succes.
AHB1_S_HRDATA[31:0]	OUT	AHBL citire date – Citiți datele de la slave la master
AHB1_S_HSEL	IN	Selectare slave AHBL – Când este afirmată, slave este slave AHBL selectat în prezent pe magistrala AHB.
AHB1_S_HADDR[31:0]	IN	Adresă AHBL – adresa octet pe interfața AHBL
AHB1_S_HBURST[2:0]	IN	AHBL Burst Lungime
AHB1_S_HSIZE[1:0]	IN	Mărimea transferului AHBL – Indică dimensiunea transferului curent (numai tranzacții de 8/16/32 de octeți).
AHB1_S_HTRANS[1:0]	IN	Tipul de transfer AHBL – Indică tipul de transfer al tranzacției curente.
AHB1_S_HMASTLOCK	IN	Blocare AHBL – Când este afirmat, transferul curent face parte dintr-o tranzacție blocată.
AHB1_S_HWRITE	IN	AHBL write – Când este ridicat, indică faptul că tranzacția curentă este o scriere. Când este scăzut, indică faptul că tranzacția curentă este o citire.
AHB1_S_HREADY	IN	AHBL ready – Când este ridicat, indică faptul că slave este gata să accepte o nouă tranzacție.
AHB1_S_HWDATA[31:0]	IN	AHBL write data – Scrieți date de la master la slave

Suport pentru produse

Microsemi SoC Products Group își susține produsele cu diverse servicii de asistență, inclusiv Serviciul Clienți, Centrul de asistență tehnică pentru clienți, un website, poștă electronică și birouri de vânzări la nivel mondial. Această anexă conține informații despre contactarea Microsemi SoC Products Group și utilizarea acestor servicii de asistență.

Serviciu clienți 

Contactați Serviciul Clienți pentru asistență non-tehnică pentru produse, cum ar fi prețul produselor, upgrade-uri ale produsului, informații de actualizare, starea comenzii și autorizare.
Din America de Nord, sunați la 800.262.1060
Din restul lumii, sunați la 650.318.4460
Fax, de oriunde în lume, 408.643.6913

Centrul de suport tehnic pentru clienți 

Microsemi SoC Products Group pune la dispoziție Centrul de asistență tehnică pentru clienți cu ingineri de înaltă calificare care vă pot ajuta să vă răspundă la întrebările dvs. legate de hardware, software și design despre produsele Microsemi SoC. Centrul de asistență tehnică pentru clienți petrece mult timp creând note de aplicație, răspunsuri la întrebări obișnuite ale ciclului de proiectare, documentare a problemelor cunoscute și diverse întrebări frecvente. Prin urmare, înainte de a ne contacta, vă rugăm să vizitați resursele noastre online. Este foarte probabil să ți-am răspuns deja la întrebări.

Suport tehnic 

Vizitați Serviciul pentru clienți website (www.microsemi.com/soc/support/search/default.aspx) pentru mai multe informații și asistență. Multe răspunsuri disponibile pe căutare web resursele includ diagrame, ilustrații și link-uri către alte resurse de pe website-ul.

Website-ul

Puteți răsfoi o varietate de informații tehnice și non-tehnice pe pagina de pornire SoC, la www.microsemi.com/soc.

Contactarea Centrului de asistență tehnică pentru clienți 

Ingineri cu înaltă calificare personalizează Centrul de asistență tehnică. Centrul de asistență tehnică poate fi contactat prin e-mail sau prin Microsemi SoC Products Group website-ul.

E-mail

Puteți comunica întrebările dumneavoastră tehnice la adresa noastră de e-mail și puteți primi răspunsuri prin e-mail, fax sau telefon. De asemenea, dacă aveți probleme de design, vă puteți trimite prin e-mail designul files pentru a primi asistență. Monitorizăm constant contul de e-mail pe tot parcursul zilei. Când ne trimiteți cererea dvs., vă rugăm să vă asigurați că includeți numele dvs. complet, numele companiei și informațiile dvs. de contact pentru procesarea eficientă a cererii dvs. Adresa de e-mail a suportului tehnic este soc_tech@microsemi.com.

Cazurile mele 

Clienții Microsemi SoC Products Group pot trimite și urmări cazurile tehnice online, accesând Cazul meu

În afara SUA 

Clienții care au nevoie de asistență în afara fusurilor orare ale SUA pot contacta fie asistența tehnică prin e-mail (soc_tech@microsemi.com) sau contactați un birou local de vânzări. Listările birourilor de vânzări pot fi găsite la www.microsemi.com/soc/company/contact/default.aspx.

Suport tehnic ITAR

Pentru asistență tehnică pentru FPGA RH și RT care sunt reglementate de reglementările internaționale privind traficul de arme (ITAR), contactați-ne prin soc_tech_itar@microsemi.com. Ca alternativă, în Cazurile mele, selectați Da în lista derulantă ITAR. Pentru o listă completă a Microsemi FPGA reglementate de ITAR, vizitați ITAR web pagină.

Microsemi Corporation (NASDAQ: MSCC) oferă un portofoliu cuprinzător de soluții de semiconductori pentru: aerospațial, apărare și securitate; întreprinderi și comunicații; și piețele de energie industrială și alternativă. Produsele includ dispozitive analogice și RF de înaltă performanță, de înaltă fiabilitate, circuite integrate de semnal mixt și RF, SoC-uri personalizabile, FPGA-uri și subsisteme complete. Microsemi are sediul în Aliso Viejo, California. Aflați mai multe la www.microsemi.com.

© 2014 Microsemi Corporation. Toate drepturile rezervate. Microsemi și sigla Microsemi sunt mărci comerciale ale Microsemi Corporation. Toate celelalte mărci comerciale și mărci de servicii sunt proprietatea deținătorilor respectivi.

Sediul Microsemi Corporate
One Enterprise, Aliso Viejo CA 92656 SUA
În SUA: +1 949-380-6100
Vânzări: +1 949-380-6136
Fax: +1 949-215-4996

Documente/Resurse

Configurația controlerului DDR Microsemi SmartFusion2 FPGA Fabric [pdfGhid de utilizare Configurația controlerului SmartFusion2 FPGA Fabric DDR, SmartFusion2, Configurația controlerului DDR FPGA Fabric, Configurația controlerului

Referințe

• Manual de utilizare