Uživatelská příručka pro konfiguraci řadiče Microsemi SmartFusion2 FPGA Fabric DDR
Zavedení
SmartFusion2 FPGA má dva vestavěné řadiče DDR – jeden přístupný přes MSS (MDDR) a druhý určený pro přímý přístup z FPGA Fabric (FDDR). Oba MDDR a FDDR ovládají off-chip DDR paměti.
Chcete-li plně nakonfigurovat řadič Fabric DDR, musíte:
- Pomocí nástroje Fabric External Memory DDR Controller Configurator nakonfigurujte řadič DDR, vyberte jeho rozhraní sběrnice datové cesty (AXI nebo AHBLite) a vyberte hodinovou frekvenci DDR a také frekvenci hodin datové cesty.
- Nastavte hodnoty registrů pro registry řadiče DDR tak, aby odpovídaly charakteristikám vaší externí paměti DDR.
- Vytvořte instanci Fabric DDR jako součást uživatelské aplikace a vytvořte připojení k datové cestě.
- Připojte konfigurační rozhraní APB řadiče DDR podle definice řešení Peripheral Initialization.
Fabric Externí paměť DDR Controller Configurator
Konfigurátor Fabric External Memory DDR (FDDR) se používá ke konfiguraci celkové datové cesty a parametrů externí paměti DDR pro řadič Fabric DDR.
Obrázek 1-1 • Konfigurátor FDDR Overview
Nastavení paměti
Pomocí Nastavení paměti nakonfigurujte možnosti paměti v MDDR.
- Typ paměti – LPDDR, DDR2 nebo DDR3
- Šířka dat – 32bitové, 16bitové nebo 8bitové
- Frekvence hodin – Jakákoli hodnota (desítková/zlomková) v rozsahu 20 MHz až 333 MHz
- SECDED Povoleno ECC – ON nebo OFF
- Mapování adres – {ROW,BANK,COLUMN},{BANK,ROW,COLUMN}
Nastavení rozhraní tkaniny
FPGA Fabric Interface – Toto je datové rozhraní mezi FDDR a návrhem FPGA. Protože FDDR je paměťový řadič, je určen jako slave na sběrnici AXI nebo AHB. Master sběrnice inicializuje transakce sběrnice, které jsou zase interpretovány FDDR jako paměťové transakce a komunikovány do mimočipové paměti DDR. Možnosti rozhraní tkaniny FDDR jsou:
- Použití rozhraní AXI-64 – Jeden master přistupuje k FDDR přes 64bitové\ AXI rozhraní.
- Použití jediného rozhraní AHB-32 – Jeden master přistupuje k FDDR přes jediné 32bitové rozhraní AHB.
- Použití dvou rozhraní AHB-32 – Dva master přistupují k FDDR pomocí dvou 32bitových rozhraní AHB.
Dělitel hodin FPGA – Určuje frekvenční poměr mezi hodinami ovladače DDR (CLK_FDDR) a hodinami ovládajícími rozhraní tkaniny (CLK_FIC64). Frekvence CLK_FIC64 by se měla rovnat frekvenci subsystému AHB/AXI, který je připojen k rozhraní sběrnice FDDR AHB/AXI. NapřampPokud máte DDR RAM běžící na 200 MHz a váš Fabric/AXI Subsystém běží na 100 MHz, musíte vybrat dělitele 2 (obrázek 1-2).
Obrázek 1-2 • Nastavení Fabric Interface – AXI Interface a FDDR Clock Divisor Agreement
Použijte Fabric PLL ZÁMEK – Pokud je CLK_BASE získáváno z Fabric CCC, můžete připojit látkový výstup CCC LOCK ke vstupu FDDR FAB_PLL_LOCK. CLK_BASE není stabilní, dokud se Fabric CCC nezamkne. Microsemi proto doporučuje podržet FDDR v resetu (tj. potvrdit vstup CORE_RESET_N), dokud nebude CLK_BASE stabilní. Výstup LOCK Fabric CCC indikuje, že výstupní hodiny Fabric CCC jsou stabilní. Zaškrtnutím volby Použít FAB_PLL_LOCK můžete odhalit vstupní port FAB_PLL_LOCK FDDR. Poté můžete připojit výstup LOCK z Fabric CCC ke vstupu FAB_PLL_LOCK FDDR.
Síla IO pohonu
Vyberte jednu z následujících sil disku pro vaše DDR I/O:
- Poloviční síla pohonu
- Plná síla pohonu
V závislosti na typu vaší paměti DDR a zvolené I/O síle nastaví Libero SoC standard DDR I/O pro váš systém FDDR následovně:
| Typ paměti DDR | Poloviční síla pohonu | Plná síla pohonu |
| DDR3 | SSTL15I | SSTL15II |
| DDR2 | SSTL18I | SSTL18II |
| LPDDR | LPDRI | LPDRII |
Povolit přerušení
FDDR je schopen vyvolat přerušení, když jsou splněny určité předem definované podmínky. Chcete-li tato přerušení používat ve své aplikaci, zaškrtněte políčko Povolit přerušení v konfigurátoru FDDR.
To odhalí signály přerušení na instanci FDDR. Tyto signály přerušení můžete připojit, jak to vyžaduje váš návrh. K dispozici jsou následující signály přerušení a jejich předpoklady:
- FIC_INT – Generuje se, když dojde k chybě v transakci mezi Master a FDDR
- IO_CAL_INT – Umožňuje rekalibrovat DDR I/O zápisem do registrů řadiče DDR přes konfigurační rozhraní APB. Po dokončení kalibrace se toto přerušení zvýší. Podrobnosti o rekalibraci I/O naleznete v Uživatelské příručce Microsemi SmartFusion2.
- PLL_LOCK_INT – Označuje, že FDDR FPLL je uzamčen
- PLL_LOCKLOST_INT – Označuje, že FDDR FPLL ztratil zámek
- FDDR_ECC_INT – Označuje, že byla zjištěna jednobitová nebo dvoubitová chyba
Látková frekvence hodin
Výpočet hodinové frekvence na základě vaší aktuální frekvence hodin a dělitele CLOCK, zobrazené v MHz.
Fabric Clock Frequency (v MHz) = Clock Frequency / CLOCK dělitel
Šířka pásma paměti
Výpočet šířky pásma paměti na základě vaší aktuální hodnoty taktovací frekvence v Mbps.
Šířka pásma paměti (v Mbps) = 2 * taktovací frekvence
Celková šířka pásma
Výpočet celkové šířky pásma na základě vaší aktuální frekvence hodin, šířky dat a dělitele CLOCK v Mbps.
Celková šířka pásma (v Mbps) = (2 * Frekvence hodin * Šířka dat) / Dělitel HODIN
Konfigurace řadiče FDDR
Když používáte Fabric DDR Controller pro přístup k externí DDR paměti, DDR Controller musí být nakonfigurován za běhu. To se provádí zápisem konfiguračních dat do vyhrazených konfiguračních registrů řadiče DDR. Tato konfigurační data závisí na charakteristikách externí paměti DDR a vaší aplikace. Tato část popisuje, jak zadávat tyto konfigurační parametry do konfigurátoru řadiče FDDR a jak jsou konfigurační data spravována jako součást celkového řešení inicializace periferií. Podrobné informace o řešení inicializace periferií naleznete v uživatelské příručce periferní inicializace.
Fabric DDR řídicí registry
Řadič Fabric DDR má sadu registrů, které je třeba nakonfigurovat za běhu. Konfigurační hodnoty pro tyto registry představují různé parametry (napřample, režim DDR, šířka PHY, režim sériového snímání, ECC atd.). Podrobnosti o registrech konfigurace řadiče DDR naleznete v Uživatelské příručce Microsemi SmartFusion2.
Konfigurace registrů Fabric DDR
Pomocí karet Inicializace paměti (Obrázek 2-1) a Časování paměti (Obrázek 2-2) zadejte parametry, které odpovídají vaší paměti DDR a aplikaci. Hodnoty, které zadáte na těchto kartách, se automaticky převedou do příslušných hodnot registru. Když kliknete na konkrétní parametr, jeho odpovídající registr je popsán v okně Popis registru (Obrázek 1-1 na straně 4).
Obrázek 2-1 • Konfigurace FDDR – karta Inicializace paměti
Obrázek 2-2 • Konfigurace FDDR – karta Časování paměti
Import konfigurace DDR Files
Kromě zadávání parametrů paměti DDR pomocí karet Inicializace paměti a Časování můžete importovat hodnoty registru DDR z file. Chcete-li tak učinit, klikněte na tlačítko Importovat konfiguraci a přejděte na text file obsahující názvy a hodnoty registrů DDR. Obrázek 2-3 ukazuje syntaxi konfigurace importu.
Obrázek 2-3 • Konfigurace registru DDR File Syntax
Poznámka: Pokud zvolíte import hodnot registrů místo jejich zadávání pomocí GUI, musíte zadat všechny potřebné hodnoty registrů. Podrobnosti naleznete v uživatelské příručce SmartFusion2
Export konfigurace DDR Files
Aktuální konfigurační data registru můžete také exportovat do textu file. Tento file bude obsahovat hodnoty registrů, které jste importovali (pokud existují), a také ty, které byly vypočteny z parametrů GUI, které jste zadali v tomto dialogovém okně.
Pokud chcete vrátit zpět změny, které jste provedli v konfiguraci registru DDR, můžete tak učinit pomocí Obnovit výchozí. Tím se vymažou všechna konfigurační data registru a tato data musíte buď importovat znovu, nebo je zadat znovu. Data se resetují na hardwarové resetované hodnoty.
Vygenerovaná data
Kliknutím na OK vygenerujete konfiguraci. Na základě vašeho vstupu na kartách General, Memory Timing a Memory Initialization vypočítá FDDR Configurator hodnoty pro všechny konfigurační registry DDR a exportuje tyto hodnoty do vašeho firmwarového projektu a simulace. files. Vyvezené file syntaxe je znázorněna na obrázku 2-4.
Obrázek 2-4 • Exportovaná konfigurace registru DDR File Syntax
Firmware
Když generujete SmartDesign, postupujte takto files jsou generovány v adresáři /firmware/ drivers_config/sys_config. Tyto files jsou vyžadovány, aby se jádro firmwaru CMSIS správně zkompilovalo a obsahovalo informace týkající se vašeho aktuálního návrhu, včetně konfiguračních dat periferií a informací o konfiguraci hodin pro MSS. Tyto neupravujte files ručně, protože jsou znovu vytvořeny pokaždé, když je obnoven váš kořenový návrh.
- sys_config.c
- sys_config.h
- sys_config_mddr_define.h – konfigurační data MDDR.
- sys_config_fddr_define.h – konfigurační data FDDR.
- sys_config_mss_clocks.h – konfigurace hodin MSS
Simulace
Když generujete SmartDesign spojený s vaším MSS, následuje simulace files jsou generovány v adresáři /simulation:
- test.bfm – BFM nejvyšší úrovně file který je poprvé spuštěn během jakékoli simulace, která cvičí procesor SmartFusion2 MSS Cortex-M3. Provádí periferní_init.bfm a user.bfm v tomto pořadí.
- periferní_init.bfm – Obsahuje proceduru BFM, která emuluje funkci CMSIS::SystemInit() spuštěnou na Cortex-M3 předtím, než zadáte proceduru main(). Zkopíruje konfigurační data jakékoli periferie použité v návrhu do správných konfiguračních registrů periferií a poté čeká, až budou všechny periferie připraveny, než potvrdí, že uživatel může tyto periferie používat.
- FDDR_init.bfm – Obsahuje příkazy zápisu BFM, které simulují zápisy dat konfiguračního registru Fabric DDR, které jste zadali (pomocí dialogového okna Upravit registry) do registrů řadiče DDR.
- user.bfm – Určeno pro uživatelské příkazy. Můžete simulovat datovou cestu přidáním vlastních BFM příkazů file. Příkazy v tomto file bude spuštěn po dokončení periferní_init.bfm.
Pomocí files výše je konfigurační cesta simulována automaticky. Musíte pouze upravit user.bfm file k simulaci datové cesty. Neupravujte soubor test.bfm, periferní_init.bfm nebo MDDR_init.bfm files jako tyto files jsou znovu vytvořeny pokaždé, když je regenerován váš kořenový design.
Konfigurační cesta Fabric DDR
Řešení periferní inicializace vyžaduje, abyste kromě zadání hodnot konfiguračního registru Fabric DDR nakonfigurovali cestu konfiguračních dat APB v MSS (FIC_2). Funkce SystemInit() zapisuje data do konfiguračních registrů FDDR přes rozhraní FIC_2 APB.
Poznámka: Pokud používáte System Builder, konfigurační cesta se nastaví a připojí automaticky.
Obrázek 2-5 • Konfigurátor FIC_2 Overview
Konfigurace rozhraní FIC_2:
- Otevřete dialog konfigurátoru FIC_2 (obrázek 2-5) z konfigurátoru MSS.
- Vyberte možnost Inicializovat periferní zařízení pomocí Cortex-M3.
- Ujistěte se, že je zaškrtnutá MSS DDR, stejně jako Fabric DDR/SERDES bloky, pokud je používáte.
- Klepnutím na tlačítko OK uložte nastavení. Tím se odkryjí konfigurační porty FIC_2 (rozhraní Clock, Reset a APB), jak je znázorněno na obrázku 2-6.
- Vygenerujte MSS. Porty FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK a FIC_2_APB_M_RESET_N) jsou nyní vystaveny na rozhraní MSS a lze je připojit k CoreSF2Config a CoreSF2Reset podle specifikace řešení Peripheral Initialization
Obrázek 2-6 • Porty FIC_2
Popis portu
Základní porty FDDR
Tabulka 3-1 • Porty jádra FDDR
| Název portu | Směr | Popis |
| CORE_RESET_N | IN | Reset řadiče FDDR |
| CLK_BASE | IN | FDDR Fabric Interface Clock |
| FPLL_LOCK | VEN | Výstup FDDR PLL Lock – vysoký, když je FDDR PLL uzamčeno |
| CLK_BASE_PLL_LOCK | IN | Fabric PLL Lock vstup. Tento vstup se zobrazí pouze tehdy, když je vybrána možnost Použít FAB_PLL_LOCK. |
Přerušit porty
Tato skupina portů se zobrazí, když vyberete možnost Povolit přerušení.
Tabulka 3-2 • Porty přerušení
| Název portu | Směr | Popis |
| PLL_LOCK_INT | VEN | Tvrdí, když se FDDR PLL uzamkne. |
| PLL_LOCKLOST_INT | VEN | Tvrdí, když se ztratí zámek FDDR PLL. |
| ECC_INT | VEN | Tvrdí, když dojde k události ECC. |
| IO_CALIB_INT | VEN | Tvrdí, když je kalibrace I/O dokončena. |
| FIC_INT | VEN | Tvrdí, když je chyba v protokolu AHB/AXI na rozhraní Fabric. |
Konfigurační rozhraní APB3
Tabulka 3-3 • Konfigurační rozhraní APB3
| Název portu | Směr | Popis |
| APB_S_PENABLE | IN | Slave Povolit |
| APB_S_PSEL | IN | Slave Select |
| APB_S_PWRITE | IN | Povolit zápis |
| APB_S_PADDR[10:2] | IN | Adresa |
| APB_S_PWDATA[15:0] | IN | Zápis dat |
| APB_S_PREADY | VEN | Slave připraven |
| APB_S_PSSLVERR | VEN | Slave Error |
| APB_S_PRDATA[15:0] | VEN | Číst data |
| APB_S_PRESET_N | IN | Slave reset |
| APB_S_PCLK | IN | Hodiny |
Rozhraní DDR PHY
Tabulka 3-4 • Rozhraní DDR PHY
| Název portu | Směr | Popis |
| FDDR_CAS_N | VEN | DRAM CASN |
| FDDR_CKE | VEN | DRAM CKE |
| FDDR_CLK | VEN | Hodiny, strana P |
| FDDR_CLK_N | VEN | Hodiny, strana N |
| FDDR_CS_N | VEN | DRAM ČSN |
| FDDR_ODT | VEN | DRAM ODT |
| FDDR_RAS_N | VEN | DRAM RASN |
| FDDR_RESET_N | VEN | Reset DRAM pro DDR3 |
| FDDR_WE_N | VEN | DRAM WEN |
| FDDR_ADDR[15:0] | VEN | Bity adresy Dram |
| FDDR_BA[2:0] | VEN | Adresa banky Dram |
| FDDR_DM_RDQS[4:0] | DOVNITŘ VEN | Maska dat Dram |
| FDDR_DQS[4:0] | DOVNITŘ VEN | Dram Data Strobe Input/Output – strana P |
| FDDR_DQS_N[4:0] | DOVNITŘ VEN | Dram Data Strobe Input/Output – N strana |
| FDDR_DQ[35:0] | DOVNITŘ VEN | Vstup/výstup dat DRAM |
| FDDR_FIFO_WE_IN[2:0] | IN | FIFO v signálu |
| FDDR_FIFO_WE_OUT[2:0] | VEN | Výstupní signál FIFO |
| FDDR_DM_RDQS ([3:0]/[1:0]/[0]) | DOVNITŘ VEN | Maska dat Dram |
| FDDR_DQS ([3:0]/[1:0]/[0]) | DOVNITŘ VEN | Dram Data Strobe Input/Output – strana P |
| FDDR_DQS_N ([3:0]/[1:0]/[0]) | DOVNITŘ VEN | Dram Data Strobe Input/Output – N strana |
| FDDR_DQ ([31:0]/[15:0]/[7:0]) | DOVNITŘ VEN | Vstup/výstup dat DRAM |
| FDDR_DQS_TMATCH_0_IN | IN | FIFO v signálu |
| FDDR_DQS_TMATCH_0_OUT | VEN | Výstupní signál FIFO |
| FDDR_DQS_TMATCH_1_IN | IN | FIFO vstupní signál (pouze 32bitový) |
| FDDR_DQS_TMATCH_1_OUT | VEN | Výstupní signál FIFO (pouze 32bitový) |
| FDDR_DM_RDQS_ECC | DOVNITŘ VEN | Datová maska ECC Dram |
| FDDR_DQS_ECC | DOVNITŘ VEN | Dram ECC Data Strobe Input/Output – P strana |
| FDDR_DQS_ECC_N | DOVNITŘ VEN | Dram ECC Data Strobe Input/Output – N strana |
| FDDR_DQ_ECC ([3:0]/[1:0]/[0]) | DOVNITŘ VEN | DRAM ECC Data Input/Output |
| FDDR_DQS_TMATCH_ECC_IN | IN | ECC FIFO v signálu |
| FDDR_DQS_TMATCH_ECC_OUT | VEN | Výstupní signál ECC FIFO (pouze 32bitový) |
Poznámka: Šířka portů se u některých portů mění v závislosti na výběru šířky PHY. K označení takových portů se používá zápis „[a:0]/ [b:0]/[c:0]“, kde „[a:0]“ odkazuje na šířku portu, když je zvolena 32bitová šířka PHY. , „[b:0]“ odpovídá 16bitové šířce PHY a „[c:0]“ odpovídá 8bitové šířce PHY.
Rozhraní sběrnice AXI
Tabulka 3-5 • Rozhraní sběrnice AXI
| Název portu | Směr | Popis |
| AXI_S_AWREADY | VEN | Napište adresu připravenou |
| AXI_S_WREADY | VEN | Napište adresu připravenou |
| AXI_S_BID[3:0] | VEN | ID odpovědi |
| AXI_S_BRESP[1:0] | VEN | Napište odpověď |
| AXI_S_BVALID | VEN | Napište odpověď platná |
| AXI_S_ARREADY | VEN | Čtení adresy připraveno |
| AXI_S_RID[3:0] | VEN | Přečtěte si ID Tag |
| AXI_S_RRESP[1:0] | VEN | Přečtěte si odpověď |
| AXI_S_RDATA[63:0] | VEN | Číst data |
| AXI_S_RLAST | VEN | Read Last – Tento signál označuje poslední přenos v sérii čtení. |
| AXI_S_RVALID | VEN | Čtená adresa platná |
| AXI_S_AWID[3:0] | IN | Napište ID adresy |
| AXI_S_AWADDR[31:0] | IN | Napište adresu |
| AXI_S_AWLEN[3:0] | IN | Délka prasknutí |
| AXI_S_AWSIZE[1:0] | IN | Velikost prasknutí |
| AXI_S_AWBURST[1:0] | IN | Typ burst |
| AXI_S_AWLOCK[1:0] | IN | Typ zámku – Tento signál poskytuje další informace o atomových charakteristikách převodu. |
| AXI_S_AWVALID | IN | Napište platnou adresu |
| AXI_S_WID[3:0] | IN | Zapsat ID dat tag |
| AXI_S_WDATA[63:0] | IN | Zápis dat |
| AXI_S_WSTRB[7:0] | IN | Napište stroboskopy |
| AXI_S_WLAST | IN | Pište jako poslední |
| AXI_S_WVALID | IN | Zápis platný |
| AXI_S_BREADY | IN | Napište připraveno |
| AXI_S_ARID[3:0] | IN | Číst ID adresy |
| AXI_S_ARADDR[31:0] | IN | Přečtěte si adresu |
| AXI_S_ARLEN[3:0] | IN | Délka prasknutí |
| AXI_S_ARSIZE[1:0] | IN | Velikost prasknutí |
| AXI_S_ARBURST[1:0] | IN | Typ burst |
| AXI_S_ARLOCK[1:0] | IN | Typ zámku |
| AXI_S_ARVALID | IN | Čtená adresa platná |
| AXI_S_RREADY | IN | Čtení adresy připraveno |
| Název portu | Směr | Popis |
| AXI_S_CORE_RESET_N | IN | Globální reset MDDR |
| AXI_S_RMW | IN | Označuje, zda všechny bajty 64bitové dráhy jsou platné pro všechny doby přenosu AXI.
|
Sběrnicové rozhraní AHB0
Tabulka 3-6 • Rozhraní sběrnice AHB0
| Název portu | Směr | Popis |
| AHB0_S_HREADYOUT | VEN | AHBL slave ready – Když vysoká hodnota pro zápis znamená, že slave jednotka je připravena přijímat data, a když vysoká hodnota pro čtení znamená, že data jsou platná. |
| AHB0_S_HRESP | VEN | Stav odezvy AHBL – Když je na konci transakce vysoká hodnota, znamená to, že transakce byla dokončena s chybami. Když je na konci transakce snížena hodnota, znamená to, že transakce byla úspěšně dokončena. |
| AHB0_S_HRDATA[31:0] | VEN | AHBL read data – Načte data z slave do master |
| AHB0_S_HSEL | IN | Výběr AHBL slave – Při potvrzení je slave aktuálně vybraný AHBL slave na sběrnici AHB. |
| AHB0_S_HADDR[31:0] | IN | AHBL adresa – byte adresa na rozhraní AHBL |
| AHB0_S_HBURST[2:0] | IN | Délka prasknutí AHBL |
| AHB0_S_HSIZE[1:0] | IN | Velikost přenosu AHBL – Označuje velikost aktuálního přenosu (pouze transakce 8/16/32 bajtů) |
| AHB0_S_HTRANS[1:0] | IN | Typ převodu AHBL – Označuje typ převodu aktuální transakce. |
| AHB0_S_HMASTLOCK | IN | Zámek AHBL – Po potvrzení je aktuální převod součástí uzamčené transakce. |
| AHB0_S_HWRITE | IN | Zápis AHBL – Když je vysoká hodnota, znamená to, že aktuální transakce je zápis. Když je nízká, znamená to, že aktuální transakce je čtení. |
| AHB0_S_HREADY | IN | AHBL ready – Když je vysoká, znamená to, že slave je připraven přijmout novou transakci. |
| AHB0_S_HWDATA[31:0] | IN | AHBL write data – Zapisuje data z masteru do slave |
Sběrnicové rozhraní AHB1
Tabulka 3-7 • Rozhraní sběrnice AHB1
| Název portu | Směr | Popis |
| AHB1_S_HREADYOUT | VEN | AHBL slave ready – Když je vysoká pro zápis, znamená to, že slave je připravena přijímat data, a když je vysoká pro čtení, znamená to, že data jsou platná. |
| AHB1_S_HRESP | VEN | Stav odezvy AHBL – Když je na konci transakce vysoká hodnota, znamená to, že transakce byla dokončena s chybami. Když je na konci transakce snížena hodnota, znamená to, že transakce byla úspěšně dokončena. |
| AHB1_S_HRDATA[31:0] | VEN | AHBL read data – Načte data z slave do master |
| AHB1_S_HSEL | IN | Výběr AHBL slave – Při potvrzení je slave aktuálně vybraný AHBL slave na sběrnici AHB. |
| AHB1_S_HADDR[31:0] | IN | AHBL adresa – byte adresa na rozhraní AHBL |
| AHB1_S_HBURST[2:0] | IN | Délka prasknutí AHBL |
| AHB1_S_HSIZE[1:0] | IN | Velikost přenosu AHBL – Označuje velikost aktuálního přenosu (pouze transakce 8/16/32 bajtů). |
| AHB1_S_HTRANS[1:0] | IN | Typ převodu AHBL – Označuje typ převodu aktuální transakce. |
| AHB1_S_HMASTLOCK | IN | Zámek AHBL – Při aktivaci je aktuální převod součástí uzamčené transakce. |
| AHB1_S_HWRITE | IN | Zápis AHBL – Když je vysoký, znamená to, že aktuální transakce je zápis. Když je nízká, znamená to, že aktuální transakce je přečtená. |
| AHB1_S_HREADY | IN | AHBL ready – Když je vysoká, znamená to, že slave je připraven přijmout novou transakci. |
| AHB1_S_HWDATA[31:0] | IN | AHBL write data – Zapisuje data z masteru do slave |
Podpora produktu
Microsemi SoC Products Group podporuje své produkty různými podpůrnými službami, včetně zákaznických služeb, zákaznického centra technické podpory, a webmísto, elektronickou poštu a celosvětové prodejní kanceláře. Tento dodatek obsahuje informace o kontaktování Microsemi SoC Products Group a používání těchto služeb podpory.
Služby zákazníkům
Obraťte se na zákaznický servis pro netechnickou podporu produktu, jako je cena produktu, aktualizace produktu, informace o aktualizaci, stav objednávky a autorizace.
Ze Severní Ameriky volejte 800.262.1060
Ze zbytku světa volejte 650.318.4460
Fax odkudkoli na světě, 408.643.6913 XNUMX XNUMX
Centrum zákaznické technické podpory
Microsemi SoC Products Group zaměstnává své centrum zákaznické technické podpory vysoce kvalifikovanými inženýry, kteří vám mohou pomoci zodpovědět vaše hardwarové, softwarové a konstrukční otázky týkající se produktů Microsemi SoC. Centrum zákaznické technické podpory tráví spoustu času vytvářením poznámek k aplikacím, odpovědí na běžné otázky cyklu návrhu, dokumentace známých problémů a různých často kladených otázek. Než nás tedy budete kontaktovat, navštivte naše online zdroje. Je velmi pravděpodobné, že jsme již zodpověděli vaše otázky.
Technická podpora
Navštivte zákaznickou podporu webweb (www.microsemi.com/soc/support/search/default.aspx) pro více informací a podporu. Mnoho odpovědí dostupných na vyhledávání web zdroj zahrnuje diagramy, ilustrace a spojení na jiné zdroje na webmísto.
Webmísto
Na domovské stránce SoC na adrese můžete procházet různé technické i netechnické informace www.microsemi.com/soc.
Kontaktování střediska technické podpory zákazníků
Středisko technické podpory zaměstnávají vysoce kvalifikovaní inženýři. Centrum technické podpory lze kontaktovat e-mailem nebo prostřednictvím skupiny produktů Microsemi SoC webmísto.
Své technické dotazy můžete sdělit na naši e-mailovou adresu a získat odpovědi zpět e-mailem, faxem nebo telefonicky. Také, pokud máte problémy s návrhem, můžete svůj návrh poslat e-mailem files získat pomoc. E-mailový účet neustále monitorujeme po celý den. Když nám zasíláte svůj požadavek, nezapomeňte uvést své celé jméno, název společnosti a své kontaktní údaje pro efektivní zpracování vaší žádosti. E-mailová adresa technické podpory je soc_tech@microsemi.com.
Moje případy
Zákazníci Microsemi SoC Products Group mohou předkládat a sledovat technické případy online na stránce Můj případ
Mimo USA
Zákazníci, kteří potřebují pomoc mimo časová pásma USA, mohou kontaktovat technickou podporu prostřednictvím e-mailu (soc_tech@microsemi.com) nebo se obraťte na místní prodejní kancelář. Seznam prodejních kanceláří naleznete na www.microsemi.com/soc/company/contact/default.aspx.
Technická podpora ITAR
Pro technickou podporu na RH a RT FPGA, které jsou regulovány Mezinárodními předpisy pro obchod se zbraněmi (ITAR), nás kontaktujte prostřednictvím soc_tech_itar@microsemi.com. Případně v rámci My Cases vyberte Yes v rozevíracím seznamu ITAR. Pro úplný seznam ITAR-regulovaných Microsemi FPGA navštivte ITAR web strana.
Microsemi Corporation (NASDAQ: MSCC) nabízí komplexní portfolio polovodičových řešení pro: letectví, obranu a bezpečnost; podnikání a komunikace; a trhy s průmyslovými a alternativními energiemi. Produkty zahrnují vysoce výkonná, vysoce spolehlivá analogová a RF zařízení, integrované obvody se smíšeným signálem a RF, přizpůsobitelné SoC, FPGA a kompletní subsystémy. Microsemi má sídlo v Aliso Viejo v Kalifornii. Více informací na www.microsemi.com.
© 2014 Microsemi Corporation. Všechna práva vyhrazena. Microsemi a logo Microsemi jsou ochranné známky společnosti Microsemi Corporation. Všechny ostatní ochranné známky a servisní známky jsou majetkem příslušných vlastníků.
Sídlo společnosti Microsemi
One Enterprise, Aliso Viejo CA 92656 USA
V rámci USA: +1 949-380-6100
Prodej: +1 949-380-6136
Fax: +1 949-215-4996
Dokumenty / zdroje
 |
Konfigurace řadiče Microsemi SmartFusion2 FPGA Fabric DDR [pdfUživatelská příručka Konfigurace řadiče SmartFusion2 FPGA Fabric DDR, SmartFusion2, Konfigurace řadiče FPGA Fabric DDR, Konfigurace řadiče |
