Microsemi SmartFusion2 FPGA ファブリック DDR コントローラー コンフィギュレーション ユーザー ガイド
導入
SmartFusion2 FPGA には XNUMX つの組み込み DDR コントローラがあります。XNUMX つは MSS (MDDR) 経由でアクセス可能で、もう XNUMX つは FPGA ファブリック (FDDR) から直接アクセスすることを目的としています。MDDR と FDDR は両方ともオフチップ DDR メモリを制御します。
ファブリック DDR コントローラを完全に構成するには、次の手順を実行する必要があります。
- ファブリック外部メモリ DDR コントローラ コンフィギュレータを使用して、DDR コントローラを構成し、そのデータパス バス インターフェイス (AXI または AHBLite) を選択し、DDR クロック周波数とファブリック データパス クロック周波数を選択します。
- 外部 DDR メモリの特性に合わせて、DDR コントローラ レジスタのレジスタ値を設定します。
- ファブリック DDR をユーザー アプリケーションの一部としてインスタンス化し、データパス接続を作成します。
- 周辺機器初期化ソリューションで定義されているように、DDR コントローラの APB 構成インターフェイスを接続します。
ファブリック外部メモリ DDR コントローラ コンフィギュレータ
ファブリック外部メモリ DDR (FDDR) コンフィギュレータは、ファブリック DDR コントローラの全体的なデータパスと外部 DDR メモリ パラメータを構成するために使用されます。
図1-1 • FDDRコンフィギュレータオーバーview
メモリ設定
メモリ設定を使用して、MDDR でメモリ オプションを構成します。
- メモリタイプ – LPDDR、DDR2、またはDDR3
- データ幅 – 32ビット、16ビット、または8ビット
- クロック周波数 – 20 MHz から 333 MHz の範囲の任意の値 (小数/小数)
- SECDED 有効 ECC – オンまたはオフ
- アドレスマッピング – {行、バンク、列}、{バンク、行、列}
ファブリック インターフェイスの設定
FPGAファブリックインターフェース – これは、FDDR と FPGA デザイン間のデータ インターフェイスです。FDDR はメモリ コントローラであるため、AXI または AHB バスのスレーブとして機能します。バスのマスターがバス トランザクションを開始し、これが FDDR によってメモリ トランザクションとして解釈され、オフチップ DDR メモリに伝達されます。FDDR ファブリック インターフェイス オプションは次のとおりです。
- AXI-64 インターフェイスの使用 - 64 つのマスターが XNUMX ビット AXI インターフェイスを介して FDDR にアクセスします。
- 単一の AHB-32 インターフェイスの使用 - 32 つのマスターが単一の XNUMX ビット AHB インターフェイスを介して FDDR にアクセスします。
- 32 つの AHB-32 インターフェイスの使用 - XNUMX つのマスターが XNUMX つの XNUMX ビット AHB インターフェイスを使用して FDDR にアクセスします。
FPGAクロック除数 – DDRコントローラクロック（CLK_FDDR）とファブリックインターフェースを制御するクロック（CLK_FIC64）の周波数比を指定します。CLK_FIC64の周波数は、FDDR AHB/AXIバスインターフェースに接続されているAHB/AXIサブシステムの周波数と同じである必要があります。例：ampたとえば、DDR RAM が 200 MHz で動作し、ファブリック/AXI サブシステムが 100 MHz で動作している場合は、除数として 2 を選択する必要があります (図 1-2)。
図1-2 • ファブリックインターフェイス設定 – AXIインターフェイスとFDDRクロック除数の合意
ファブリックを使用する ＰＬＬ ロック – CLK_BASE がファブリック CCC から供給されている場合、ファブリック CCC LOCK 出力を FDDR FAB_PLL_LOCK 入力に接続できます。CLK_BASE は、ファブリック CCC がロックされるまで安定しません。したがって、Microsemi では、CLK_BASE が安定するまで FDDR をリセット状態に保持する (つまり、CORE_RESET_N 入力をアサートする) ことをお勧めします。ファブリック CCC の LOCK 出力は、ファブリック CCC 出力クロックが安定していることを示します。[Use FAB_PLL_LOCK] オプションをオンにすると、FDDR の FAB_PLL_LOCK 入力ポートを公開できます。その後、ファブリック CCC の LOCK 出力を FDDR の FAB_PLL_LOCK 入力に接続できます。
IOドライブの強さ
DDR I/O のドライブ強度を次のいずれかから選択します。
- ドライブ強度の半分
- フルドライブ強度
DDR メモリ タイプと選択した I/O 強度に応じて、Libero SoC は FDDR システムの DDR I/O 標準を次のように設定します。
| DDR メモリ タイプ | ドライブ強度の半分 | フルドライブ強度 |
| DDR3 | SSTL15I | SSTL15Ⅱ |
| DDR2 | SSTL18I | SSTL18Ⅱ |
| LPDDR | LPDRI | LPDRⅡ |
割り込みを有効にする
FDDR は、特定の定義済み条件が満たされたときに割り込みを発生させることができます。アプリケーションでこれらの割り込みを使用する場合は、FDDR コンフィギュレータで [割り込みを有効にする] をオンにします。
これにより、FDDR インスタンスの割り込み信号が公開されます。これらの割り込み信号は、設計の必要に応じて接続できます。次の割り込み信号とその前提条件が利用可能です。
- FIC_INT – マスターとFDDR間のトランザクションにエラーが発生したときに生成されます
- IO_CAL_INT – APB 構成インターフェイスを介して DDR コントローラ レジスタに書き込むことで、DDR I/O を再調整できます。調整が完了すると、この割り込みが発生します。I/O 再調整の詳細については、Microsemi SmartFusion2 ユーザー ガイドを参照してください。
- PLL_LOCK_INT – FDDR FPLLがロックされていることを示します
- PLL_LOCKLOST_INT – FDDR FPLLがロックを失ったことを示します
- FDDR_ECC_INT – 1ビットまたは2ビットのエラーが検出されたことを示します
ファブリッククロック周波数
現在のクロック周波数とクロック除数に基づいてクロック周波数を計算し、MHz で表示します。
ファブリッククロック周波数（MHz）=クロック周波数/クロック除数
メモリ帯域幅
現在のクロック周波数値 (Mbps) に基づくメモリ帯域幅の計算。
メモリ帯域幅（Mbps）= 2 * クロック周波数
総帯域幅
現在のクロック周波数、データ幅、クロック除数 (Mbps) に基づく合計帯域幅の計算。
総帯域幅（Mbps）=（2 * クロック周波数 * データ幅）/クロック除数
FDDR コントローラ構成
ファブリック DDR コントローラを使用して外部 DDR メモリにアクセスする場合、DDR コントローラは実行時に構成する必要があります。これは、専用の DDR コントローラ構成レジスタに構成データを書き込むことによって行われます。この構成データは、外部 DDR メモリとアプリケーションの特性によって異なります。このセクションでは、FDDR コントローラ コンフィギュレータでこれらの構成パラメータを入力する方法と、全体的なペリフェラル初期化ソリューションの一部として構成データを管理する方法について説明します。ペリフェラル初期化ソリューションの詳細については、『ペリフェラル初期化ユーザー ガイド』を参照してください。
ファブリック DDR 制御レジスタ
ファブリックDDRコントローラには、実行時に設定する必要があるレジスタのセットがあります。これらのレジスタの設定値は、さまざまなパラメータを表します（例：ampDDR コントローラ構成レジスタの詳細については、『Microsemi SmartFusion2 ユーザーズ ガイド』を参照してください。
ファブリック DDR レジスタ構成
メモリ初期化 (図 2-1) およびメモリタイミング (図 2-2) タブを使用して、DDR メモリとアプリケーションに対応するパラメータを入力します。これらのタブに入力した値は、適切なレジスタ値に自動的に変換されます。特定のパラメータをクリックすると、対応するレジスタがレジスタ説明ウィンドウ (1 ページの図 1-4) に表示されます。
図2-1 • FDDR構成 – メモリ初期化タブ
図2-2 • FDDR構成 – メモリタイミングタブ
DDR 構成のインポート Files
メモリ初期化とタイミングタブを使用してDDRメモリパラメータを入力することに加えて、 file. これを行うには、[構成のインポート] ボタンをクリックして、テキストに移動します。 file DDR レジスタの名前と値が含まれています。 図 2-3 は、インポート構成の構文を示しています。
図2-3 • DDRレジスタ構成 File 構文
注記： GUIを使用してレジスタ値を入力せずにインポートすることを選択した場合は、必要なレジスタ値をすべて指定する必要があります。詳細については、SmartFusion2ユーザーガイドを参照してください。
DDR 構成のエクスポート Files
現在のレジスタ構成データをテキストにエクスポートすることもできます file。 これ file インポートしたレジスタ値（ある場合）と、このダイアログ ボックスに入力した GUI パラメータから計算されたレジスタ値が含まれます。
DDR レジスタ構成に加えた変更を元に戻す場合は、[デフォルトの復元] で元に戻すことができます。これにより、すべてのレジスタ構成データが削除されるため、このデータを再インポートするか、再入力する必要があります。データはハードウェア リセット値にリセットされます。
生成データ
[OK]をクリックして構成を生成します。[一般]、[メモリタイミング]、[メモリ初期化]タブの入力に基づいて、FDDRコンフィギュレータはすべてのDDR構成レジスタの値を計算し、これらの値をファームウェアプロジェクトとシミュレーションにエクスポートします。 file秒。 エクスポートされた file 構文を図 2-4 に示します。
図2-4 • エクスポートされたDDRレジスタ構成 File 構文
ファームウェア
SmartDesign を生成すると、次のようになります。 file/firmware/drivers_config/sys_configディレクトリに生成されます。これらは files は、CMSIS ファームウェア コアが適切にコンパイルされ、MSS のペリフェラル コンフィギュレーション データやクロック コンフィギュレーション情報など、現在のデザインに関する情報が含まれているために必要です。 これらは編集しないでください fileルート デザインが再生成されるたびに再作成されるため、手動で行う必要があります。
- sys_config.c
- sys_config.h
- sys_config_mddr_define.h – MDDR 構成データ。
- sys_config_fddr_define.h – FDDR 構成データ。
- sys_config_mss_clocks.h – MSS クロック設定
シミュレーション
MSS に関連付けられた SmartDesign を生成すると、次のシミュレーションが実行されます。 file/simulation ディレクトリに生成されます:
- テスト.bfm – トップレベルの BFM file これは、SmartFusion2 MSS Cortex-M3 プロセッサを実行するシミュレーション中に最初に実行されます。 それは、peripheral_init.bfm と user.bfm をこの順序で実行します。
- 周辺機器初期化.bfm – main() プロシージャに入る前に Cortex-M3 で実行される CMSIS::SystemInit() 関数をエミュレートする BFM プロシージャが含まれています。設計で使用されるすべてのペリフェラルの構成データを適切なペリフェラル構成レジスタにコピーし、すべてのペリフェラルの準備が整うまで待機してから、ユーザーがこれらのペリフェラルを使用できることをアサートします。
- FDDR_init.bfm – 入力したファブリック DDR 構成レジスタ データ ([レジスタの編集] ダイアログ ボックスを使用) の DDR コントローラ レジスタへの書き込みをシミュレートする BFM 書き込みコマンドが含まれています。
- ユーザー.bfm – ユーザーコマンド用。ここに独自のBFMコマンドを追加することでデータパスをシミュレートできます。 file. この中のコマンド file は、peripheral_init.bfm が完了した後に実行されます。
使用方法 file上記のように、構成パスは自動的にシミュレートされます。user.bfmを編集するだけで済みます。 file データパスをシミュレートします。 test.bfm、peripheral_init.bfm、または MDDR_init.bfm を編集しないでください。 fileこれらのように fileは、ルート デザインが再生成されるたびに再作成されます。
ファブリック DDR 構成パス
ペリフェラル初期化ソリューションでは、ファブリック DDR 構成レジスタ値を指定することに加えて、MSS (FIC_2) で APB 構成データ パスを構成する必要があります。SystemInit() 関数は、FIC_2 APB インターフェイスを介して FDDR 構成レジスタにデータを書き込みます。
注記： System Builder を使用している場合、構成パスが設定され、自動的に接続されます。
図2-5 • FIC_2コンフィギュレータ終了view
FIC_2 インターフェイスを構成するには、次のようにします。
- MSS コンフィギュレータから FIC_2 コンフィギュレータ ダイアログ (図 2-5) を開きます。
- Cortex-M3 オプションを使用してペリフェラルを初期化するを選択します。
- ファブリック DDR/SERDES ブロックを使用している場合は、MSS DDR がチェックされていることを確認してください。
- [OK] をクリックして設定を保存します。 これにより、図 2-2 に示すように、FIC_6 構成ポート (クロック、リセット、および APB バス インターフェイス) が公開されます。
- MSSを生成します。FIC_2ポート（FIC_2_APB_MASTER、FIC_2_APB_M_PCLK、FIC_2_APB_M_RESET_N）がMSSインターフェースで公開され、ペリフェラル初期化ソリューション仕様に従ってCoreSF2ConfigおよびCoreSF2Resetに接続できるようになりました。
図2-6 • FIC_2ポート
ポートの説明
FDDR コア ポート
表3-1 • FDDRコアポート
| ポート名 | 方向 | 説明 |
| CORE_RESET_N | IN | FDDR コントローラ リセット |
| CLK_ベース | IN | FDDR ファブリック インターフェイス クロック |
| FPLL_ロック | 外 | FDDR PLLロック出力 – FDDR PLLがロックされているときにハイ |
| CLK_BASE_PLL_LOCK | IN | ファブリック PLL ロック入力。この入力は、FAB_PLL_LOCK の使用オプションが選択されている場合にのみ公開されます。 |
割り込みポート
このポート グループは、[割り込みを有効にする] オプションを選択すると公開されます。
表3-2 • 割り込みポート
| ポート名 | 方向 | 説明 |
| PLL_LOCK_INT | 外 | FDDR PLL がロックしたときにアサートします。 |
| PLL_LOCKLOST_INT | 外 | FDDR PLL ロックが失われたときにアサートします。 |
| ECC_INT | 外 | ECC イベントが発生したときにアサートします。 |
| IO_CALIB_INT | 外 | I/O キャリブレーションが完了したときにアサートします。 |
| FIC_INT | 外 | ファブリック インターフェイスの AHB/AXI プロトコルにエラーがある場合にアサートします。 |
APB3 構成インターフェース
表3-3 • APB3構成インターフェース
| ポート名 | 方向 | 説明 |
| APB_S_PENABLE | IN | スレーブ有効化 |
| APB_S_PSEL | IN | スレーブ選択 |
| APB_S_PWRITE | IN | 書き込み可能 |
| APB_S_PADDR[10:2] | IN | 住所 |
| APB_S_PWDATA[15:0] | IN | データの書き込み |
| APB_S_PREADY | 外 | 奴隷準備完了 |
| APB_S_PSLVERR | 外 | スレーブエラー |
| APB_S_PRDATA[15:0] | 外 | データの読み取り |
| APB_S_PRESET_N | IN | スレーブリセット |
| APB_S_PCLK | IN | クロック |
DDR PHY インターフェイス
表 3-4 • DDR PHY インターフェイス
| ポート名 | 方向 | 説明 |
| CAS_N は、 | 外 | ドラムキャスン |
| FDDR_CKE | 外 | ドラムCKE |
| クロック | 外 | クロック、P 側 |
| クロック | 外 | 時計、N側 |
| 関数 | 外 | ドラムCSN |
| FDDR_ODT | 外 | ドラムODT |
| 構文 | 外 | ドラムラスン |
| FDDR_リセット | 外 | DDR3 の DRAM リセット |
| 翻訳元 | 外 | ドラム・ウェン |
| FDDR_アドレス[15:0] | 外 | ドラム アドレス ビット |
| FDDR_BA[2:0] | 外 | ドラムバンクアドレス |
| FDDR_DM_RDQS[4:0] | 入出力 | ドラムデータマスク |
| FDDR_DQS[4:0] | 入出力 | ドラム データ ストローブ入出力 - P 側 |
| ビットレート[4:0] | 入出力 | ドラム データ ストローブ入出力 – N 側 |
| FDDR_DQ[35:0] | 入出力 | DRAM データ入出力 |
| FDDR_FIFO_WE_IN[2:0] | IN | FIFO 入力信号 |
| FDDR_FIFO_WE_OUT[2:0] | 外 | FIFOアウト信号 |
| FDDR_DM_RDQS ([3:0]/[1:0]/[0]) | 入出力 | ドラムデータマスク |
| FDDR_DQS ([3:0]/[1:0]/[0]) | 入出力 | ドラム データ ストローブ入出力 - P 側 |
| FDDR_DQS_N ([3:0]/[1:0]/[0]) | 入出力 | ドラム データ ストローブ入出力 – N 側 |
| FDDR_DQ ([31:0]/[15:0]/[7:0]) | 入出力 | DRAM データ入出力 |
| FDDR_DQS_TMATCH_0_IN | IN | FIFO 入力信号 |
| FDDR_DQS_TMATCH_0_OUT | 外 | FIFOアウト信号 |
| FDDR_DQS_TMATCH_1_IN | IN | FIFO 入力信号 (32 ビットのみ) |
| FDDR_DQS_TMATCH_1_OUT | 外 | FIFO アウト信号 (32 ビットのみ) |
| FDDR_DM_RDQS_ECC | 入出力 | ドラム ECC データ マスク |
| FDDR_DQS_ECC | 入出力 | ドラム ECC データ ストローブ入力/出力 - P 側 |
| FDDR_DQS_ECC_N | 入出力 | DRAM ECC データ ストローブ入力/出力 – N 側 |
| FDDR_DQ_ECC ([3:0]/[1:0]/[0]) | 入出力 | DRAM ECC データ入出力 |
| FDDR_DQS_TMATCH_ECC_IN | IN | ECC FIFO 入力信号 |
| FDDR_DQS_TMATCH_ECC_OUT | 外 | ECC FIFO アウト信号 (32 ビットのみ) |
注記： 一部のポートのポート幅は、PHY 幅の選択によって変わります。 「[a:0]/[b:0]/[c:0]」という表記は、そのようなポートを示すために使用されます。「[a:0]」は、32 ビットの PHY 幅が選択された場合のポート幅を指します。 「[b:0]」は 16 ビットの PHY 幅に対応し、「[c:0]」は 8 ビットの PHY 幅に対応します。
AXIバスインターフェース
表3-5 • AXIバスインターフェース
| ポート名 | 方向 | 説明 |
| AXI_S_AWREADY | 外 | 書き込みアドレス準備完了 |
| 翻訳元 | 外 | 書き込みアドレス準備完了 |
| AXI_S_BID[3:0] | 外 | 応答 ID |
| AXI_S_BRESP[1:0] | 外 | レスポンスを書く |
| AXI_S_BVALID | 外 | 書き込み応答有効 |
| AXI_S_ARREADY | 外 | 読み取りアドレス準備完了 |
| AXI_S_RID[3:0] | 外 | ID の読み取り Tag |
| AXI_S_RRESP[1:0] | 外 | レスポンスを読む |
| AXI_S_RDATA[63:0] | 外 | データの読み取り |
| AXI_S_RLAST | 外 | 最後の読み取り – この信号は、読み取りバーストの最後の転送を示します。 |
| AXI_S_RVALID | 外 | リードアドレス有効 |
| AXI_S_AWID[3:0] | IN | 書き込みアドレス ID |
| AXI_S_AWADDR[31:0] | IN | 書き込みアドレス |
| AXI_S_AWLEN[3:0] | IN | バースト長 |
| AXI_S_AWSIZE[1:0] | IN | バーストサイズ |
| AXI_S_AWバースト[1:0] | IN | バーストタイプ |
| AXI_S_AWLOCK[1:0] | IN | ロック タイプ – この信号は、転送のアトミック特性に関する追加情報を提供します。 |
| AXI_S_AWVALID | IN | 書き込みアドレス有効 |
| AXI_S_WID[3:0] | IN | 書き込みデータ ID tag |
| 63:0 の | IN | データを書き込む |
| AXI_S_WSTRB[7:0] | IN | ストロボを書く |
| AXI_S_WLAST | IN | 最後に書く |
| AXI_S_WVALID | IN | 書き込み有効 |
| AXI_S_BREADY | IN | 書き込み可能 |
| AXI_S_ARID[3:0] | IN | アドレス ID の読み取り |
| AXI_S_ARADDR[31:0] | IN | 読み取りアドレス |
| AXI_S_ARLEN[3:0] | IN | バースト長 |
| AXI_S_ARSIZE[1:0] | IN | バーストサイズ |
| AXI_S_ARBURST[1:0] | IN | バーストタイプ |
| AXI_S_ARLOCK[1:0] | IN | ロックタイプ |
| AXI_S_ARVALID | IN | リードアドレス有効 |
| AXI_S_RREADY | IN | 読み取りアドレス準備完了 |
| ポート名 | 方向 | 説明 |
| AXI_S_CORE_RESET_N | IN | MDDR グローバル リセット |
| AXI_S_RMW | IN | 64 ビット レーンのすべてのバイトが AXI 転送のすべてのビートに対して有効かどうかを示します。
|
AHB0 バス インターフェース
表3-6 • AHB0バスインターフェース
| ポート名 | 方向 | 説明 |
| AHB0_S_HREADYOUT | 外 | AHBL スレーブ準備完了 – 書き込みの場合にハイになると、スレーブがデータを受け入れる準備ができていることを示し、読み取りの場合にハイになると、データが有効であることを示します。 |
| AHB0_S_HRESP | 外 | AHBL 応答ステータス – トランザクションの最後にハイになると、トランザクションがエラーで完了したことを示します。 トランザクションの終わりに Low に駆動されると、トランザクションが正常に完了したことを示します。 |
| AHB0_S_HRDATA[31:0] | 外 | AHBL 読み取りデータ – スレーブからマスターへのデータの読み取り |
| AHB0_S_HSEL | IN | AHBL スレーブ選択 – アサートされると、スレーブは AHB バス上で現在選択されている AHBL スレーブになります。 |
| AHB0_S_HADDR[31:0] | IN | AHBL アドレス – AHBL インターフェイスのバイト アドレス |
| AHB0_S_HBURST[2:0] | IN | AHBL バースト長 |
| AHB0_S_HSIZE[1:0] | IN | AHBL 転送サイズ – 現在の転送のサイズを示します (8/16/32 バイトのトランザクションのみ) |
| AHB0_S_HTRANS[1:0] | IN | AHBL 転送タイプ – 現在のトランザクションの転送タイプを示します。 |
| AHB0_S_HMASTLOCK | IN | AHBL ロック – アサートされると、現在の転送はロックされたトランザクションの一部になります。 |
| AHB0_S_HWRITE | IN | AHBL 書き込み – ハイの場合、現在のトランザクションが書き込みであることを示します。 Low の場合、現在のトランザクションが読み取りであることを示します。 |
| AHB0_S_HREADY | IN | AHBL 準備完了 – ハイの場合、スレーブが新しいトランザクションを受け入れる準備ができていることを示します。 |
| AHB0_S_HWDATA[31:0] | IN | AHBL書き込みデータ – マスターからスレーブへのデータ書き込み |
AHB1 バス インターフェース
表3-7 • AHB1バスインターフェース
| ポート名 | 方向 | 説明 |
| AHB1_S_HREADYOUT | 外 | AHBL スレーブ準備完了 – 書き込みの場合にハイになると、スレーブがデータを受け入れる準備ができていることを示し、読み取りの場合にハイになると、データが有効であることを示します。 |
| AHB1_S_HRESP | 外 | AHBL 応答ステータス – トランザクションの終了時にハイに駆動されると、トランザクションがエラーありで完了したことを示します。トランザクションの終了時にローに駆動されると、トランザクションが正常に完了したことを示します。 |
| AHB1_S_HRDATA[31:0] | 外 | AHBL 読み取りデータ – スレーブからマスターへのデータの読み取り |
| AHB1_S_HSEL | IN | AHBL スレーブ選択 – アサートされると、スレーブは AHB バス上で現在選択されている AHBL スレーブになります。 |
| AHB1_S_HADDR[31:0] | IN | AHBL アドレス – AHBL インターフェイスのバイト アドレス |
| AHB1_S_HBURST[2:0] | IN | AHBL バースト長 |
| AHB1_S_HSIZE[1:0] | IN | AHBL 転送サイズ – 現在の転送のサイズを示します (8/16/32 バイトのトランザクションのみ)。 |
| AHB1_S_HTRANS[1:0] | IN | AHBL 転送タイプ – 現在のトランザクションの転送タイプを示します。 |
| AHB1_S_HMASTLOCK | IN | AHBL ロック – アサートされると、現在の転送はロックされたトランザクションの一部になります。 |
| AHB1_S_HWRITE | IN | AHBL 書き込み – 高い場合、現在のトランザクションが書き込みであることを示します。低い場合、現在のトランザクションが読み取りであることを示します。 |
| AHB1_S_HREADY | IN | AHBL 準備完了 – ハイの場合、スレーブが新しいトランザクションを受け入れる準備ができていることを示します。 |
| AHB1_S_HWDATA[31:0] | IN | AHBL書き込みデータ – マスターからスレーブへのデータ書き込み |
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ドキュメント / リソース
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Microsemi SmartFusion2 FPGA ファブリック DDR コントローラーの構成 [pdf] ユーザーガイド SmartFusion2 FPGA ファブリック DDR コントローラ構成、SmartFusion2、FPGA ファブリック DDR コントローラ構成、コントローラ構成 |
