Microsemi SmartFusion2 FPGA Fabric DDR Controller-Konfigurationshandbuch

Einführung

Das SmartFusion2 FPGA verfügt über zwei eingebettete DDR-Controller – auf einen kann über das MSS (MDDR) zugegriffen werden, und der andere ist für den direkten Zugriff von der FPGA-Fabric (FDDR) vorgesehen. MDDR und FDDR steuern beide DDR-Speicher außerhalb des Chips.
Um den Fabric-DDR-Controller vollständig zu konfigurieren, müssen Sie:

1. Verwenden Sie den Fabric External Memory DDR Controller Configurator, um den DDR-Controller zu konfigurieren, seine Datenpfad-Busschnittstelle (AXI oder AHBLite) auszuwählen und die DDR-Taktfrequenz sowie die Fabric-Datenpfad-Taktfrequenz auszuwählen.
2. Stellen Sie die Registerwerte für die Register des DDR-Controllers so ein, dass sie mit den Merkmalen Ihres externen DDR-Speichers übereinstimmen.
3. Instanziieren Sie den Fabric-DDR als Teil einer Benutzeranwendung und stellen Sie Datenpfadverbindungen her.
4. Verbinden Sie die APB-Konfigurationsschnittstelle des DDR-Controllers wie von der Peripheral Initialization-Lösung definiert.

Fabric Externer Speicher DDR-Controller-Konfigurator

Der Fabric External Memory DDR (FDDR) Configurator wird verwendet, um den gesamten Datenpfad und die externen DDR-Speicherparameter für den Fabric DDR-Controller zu konfigurieren.

Abbildung 1-1 • FDDR-Konfigurator beendetview

Speichereinstellungen 

Verwenden Sie Speichereinstellungen, um Ihre Speicheroptionen im MDDR zu konfigurieren.

• Speichertyp – LPDDR, DDR2 oder DDR3
• Datenbreite – 32-Bit, 16-Bit oder 8-Bit
• Taktfrequenz – Beliebiger Wert (Dezimal/Bruch) im Bereich von 20 MHz bis 333 MHz
• SECDED ECC aktiviert - An oder aus
• Adresszuordnung – {REIHE, BANK, SPALTE}, {BANK, REIHE, SPALTE}

Fabric-Schnittstelleneinstellungen 

FPGA-Fabric-Schnittstelle – Dies ist die Datenschnittstelle zwischen dem FDDR und dem FPGA-Design. Da der FDDR ein Speichercontroller ist, soll er ein Slave auf einem AXI- oder AHB-Bus sein. Der Master des Busses initiiert Bustransaktionen, die wiederum vom FDDR als Speichertransaktionen interpretiert und an den Off-Chip-DDR-Speicher übermittelt werden. Optionen für die FDDR-Fabric-Schnittstelle sind:

• Verwendung einer AXI-64-Schnittstelle – Ein Master greift über eine 64-Bit\-AXI-Schnittstelle auf das FDDR zu.
• Verwendung einer einzelnen AHB-32-Schnittstelle – Ein Master greift über eine einzelne 32-Bit-AHB-Schnittstelle auf den FDDR zu.
• Verwendung von zwei AHB-32-Schnittstellen – Zwei Master greifen über zwei 32-Bit-AHB-Schnittstellen auf das FDDR zu.

FPGA-CLOCK-Teiler – Gibt das Frequenzverhältnis zwischen dem Takt des DDR-Controllers (CLK_FDDR) und dem Takt an, der die Fabric-Schnittstelle steuert (CLK_FIC64). Die CLK_FIC64-Frequenz sollte gleich der des AHB/AXI-Subsystems sein, das mit der FDDR-AHB/AXI-Busschnittstelle verbunden ist. Zum BspampBeispiel: Wenn Ihr DDR-RAM mit 200 MHz läuft und Ihr Fabric/AXI-Subsystem mit 100 MHz läuft, müssen Sie einen Teiler von 2 auswählen (Abbildung 1-2).

Abbildung 1-2 • Fabric-Schnittstelleneinstellungen – AXI-Schnittstelle und FDDR-Taktdivisorvereinbarung

Verwenden Sie Stoff PLL SPERREN – Wenn CLK_BASE von einem Fabric-CCC stammt, können Sie den Fabric-CCC-LOCK-Ausgang mit dem FDDR-FAB_PLL_LOCK-Eingang verbinden. CLK_BASE ist nicht stabil, bis der Fabric-CCC sperrt. Daher empfiehlt Microsemi, dass Sie das FDDR zurückgesetzt halten (dh den Eingang CORE_RESET_N aktivieren), bis CLK_BASE stabil ist. Der Ausgang LOCK des Fabric CCC zeigt an, dass die Ausgangstakte des Fabric CCC stabil sind. Durch Aktivieren der Option FAB_PLL_LOCK verwenden können Sie den FAB_PLL_LOCK-Eingangsport des FDDR verfügbar machen. Sie können dann den LOCK-Ausgang des Fabric CCC mit dem FAB_PLL_LOCK-Eingang des FDDR verbinden.

IO-Laufwerksstärke 

Wählen Sie eine der folgenden Laufwerksstärken für Ihre DDR-I/Os:

• Halbe Antriebsstärke
• Volle Antriebskraft

Abhängig von Ihrem DDR-Speichertyp und der von Ihnen ausgewählten E/A-Stärke legt Libero SoC den DDR-E/A-Standard für Ihr FDDR-System wie folgt fest:

DDR-Speichertyp	Halbe Antriebsstärke	Volle Antriebskraft
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

Interrupts aktivieren 

Das FDDR ist in der Lage, Interrupts auszulösen, wenn bestimmte vordefinierte Bedingungen erfüllt sind. Aktivieren Sie Interrupts aktivieren im FDDR-Konfigurator, wenn Sie diese Interrupts in Ihrer Anwendung verwenden möchten.
Dadurch werden die Interrupt-Signale auf der FDDR-Instanz verfügbar gemacht. Sie können diese Interrupt-Signale anschließen, wie es Ihr Design erfordert. Folgende Interrupt-Signale und deren Vorbedingungen stehen zur Verfügung:

• FIC_INT – Wird generiert, wenn bei der Transaktion zwischen dem Master und dem FDDR ein Fehler auftritt
• IO_CAL_INT – Ermöglicht die Neukalibrierung von DDR-I/Os durch Schreiben in DDR-Controller-Register über die APB-Konfigurationsschnittstelle. Wenn die Kalibrierung abgeschlossen ist, wird dieser Interrupt ausgelöst. Einzelheiten zur E/A-Neukalibrierung finden Sie im Microsemi SmartFusion2-Benutzerhandbuch.
• PLL_LOCK_INT – Zeigt an, dass die FDDR FPLL gesperrt ist
• PLL_LOCKLOST_INT – Zeigt an, dass die FDDR-FPLL die Sperre verloren hat
• FDDR_ECC_INT – Zeigt an, dass ein Einzel- oder Zwei-Bit-Fehler erkannt wurde

Fabric-Taktfrequenz 

Taktfrequenzberechnung basierend auf Ihrer aktuellen Taktfrequenz und dem CLOCK-Divisor, angezeigt in MHz.
Fabric-Taktfrequenz (in MHz) = Taktfrequenz / CLOCK-Teiler

Speicherbandbreite 

Berechnung der Speicherbandbreite basierend auf Ihrem aktuellen Taktfrequenzwert in Mbit/s.
Speicherbandbreite (in Mbps) = 2 * Taktfrequenz

Gesamtbandbreite

Berechnung der Gesamtbandbreite basierend auf Ihrer aktuellen Taktfrequenz, Datenbreite und dem CLOCK-Teiler in Mbit/s.
Gesamtbandbreite (in Mbps) = (2 * Taktfrequenz * Datenbreite) / CLOCK Divisor

Konfiguration des FDDR-Controllers

Wenn Sie den Fabric DDR-Controller verwenden, um auf einen externen DDR-Speicher zuzugreifen, muss der DDR-Controller zur Laufzeit konfiguriert werden. Dies erfolgt durch Schreiben von Konfigurationsdaten in dedizierte DDR-Controller-Konfigurationsregister. Diese Konfigurationsdaten sind abhängig von den Eigenschaften des externen DDR-Speichers und Ihrer Anwendung. Dieser Abschnitt beschreibt, wie Sie diese Konfigurationsparameter in den FDDR-Controller-Konfigurator eingeben und wie die Konfigurationsdaten als Teil der Gesamtlösung für die Initialisierung von Peripheriegeräten verwaltet werden. Ausführliche Informationen zur Peripheral Initialization-Lösung finden Sie im Peripheral Initialization User Guide.

Fabric-DDR-Steuerregister 

Der Fabric DDR Controller verfügt über eine Reihe von Registern, die zur Laufzeit konfiguriert werden müssen. Die Konfigurationswerte für diese Register stellen verschiedene Parameter dar (zample, DDR-Modus, PHY-Breite, Burst-Modus, ECC usw.). Einzelheiten zu den DDR-Controller-Konfigurationsregistern finden Sie im Microsemi SmartFusion2-Benutzerhandbuch.

Konfiguration der Fabric-DDR-Register 

Verwenden Sie die Registerkarten Memory Initialization (Abbildung 2-1) und Memory Timing (Abbildung 2-2), um Parameter einzugeben, die Ihrem DDR-Speicher und Ihrer Anwendung entsprechen. Werte, die Sie in diese Registerkarten eingeben, werden automatisch in die entsprechenden Registerwerte übersetzt. Wenn Sie auf einen bestimmten Parameter klicken, wird sein entsprechendes Register im Registerbeschreibungsfenster (Abbildung 1-1 auf Seite 4) beschrieben.

Abbildung 2-1 • FDDR-Konfiguration – Registerkarte Speicherinitialisierung

Abbildung 2-2 • FDDR-Konfiguration – Registerkarte Speicher-Timing

DDR-Konfiguration importieren Files

Zusätzlich zur Eingabe von DDR-Speicherparametern über die Registerkarten „Memory Initialization“ und „Timing“ können Sie DDR-Registerwerte aus einem importieren file. Klicken Sie dazu auf die Schaltfläche Konfiguration importieren und navigieren Sie zum Text file enthält DDR-Registernamen und -werte. Abbildung 2-3 zeigt die Importkonfigurationssyntax.

Abbildung 2-3 • DDR-Registerkonfiguration File Syntax

Notiz: Wenn Sie sich dafür entscheiden, Registerwerte zu importieren, anstatt sie über die GUI einzugeben, müssen Sie alle erforderlichen Registerwerte angeben. Einzelheiten finden Sie im SmartFusion2-Benutzerhandbuch

Exportieren der DDR-Konfiguration Files

Sie können die aktuellen Registerkonfigurationsdaten auch in einen Text exportieren file. Das file enthält Registerwerte, die Sie (falls vorhanden) importiert haben, sowie solche, die aus GUI-Parametern berechnet wurden, die Sie in dieses Dialogfeld eingegeben haben.
Wenn Sie Änderungen, die Sie an der DDR-Registerkonfiguration vorgenommen haben, rückgängig machen möchten, können Sie dies mit Restore Default tun. Dadurch werden alle Registerkonfigurationsdaten gelöscht und Sie müssen diese Daten entweder neu importieren oder neu eingeben. Die Daten werden auf die Hardware-Reset-Werte zurückgesetzt.

Generierte Daten 

Klicken Sie auf OK, um die Konfiguration zu generieren. Basierend auf Ihren Eingaben auf den Registerkarten Allgemein, Speichertiming und Speicherinitialisierung berechnet der FDDR-Konfigurator Werte für alle DDR-Konfigurationsregister und exportiert diese Werte in Ihr Firmware-Projekt und Ihre Simulation fileS. Die exportierten file Syntax ist in Abbildung 2-4 dargestellt.

Abbildung 2-4 • Exportierte DDR-Registerkonfiguration File Syntax

Firmware

Wenn Sie das SmartDesign generieren, gilt Folgendes files werden im Verzeichnis /firmware/drivers_config/sys_config generiert. Diese files sind erforderlich, damit der CMSIS-Firmwarekern ordnungsgemäß kompiliert wird und Informationen zu Ihrem aktuellen Design enthält, einschließlich peripherer Konfigurationsdaten und Taktkonfigurationsinformationen für das MSS. Bearbeiten Sie diese nicht files manuell, da sie jedes Mal neu erstellt werden, wenn Ihr Stammdesign neu generiert wird.

• sys_config.c
• sys_config.h
• sys_config_mddr_define.h – MDDR-Konfigurationsdaten.
• sys_config_fddr_define.h – FDDR-Konfigurationsdaten.
• sys_config_mss_clocks.h – Konfiguration der MSS-Uhren

Simulation

Wenn Sie das mit Ihrem MSS verknüpfte SmartDesign generieren, wird die folgende Simulation files werden im Verzeichnis /simulation generiert:

• test.bfm – BFM auf höchster Ebene file das zuerst während jeder Simulation ausgeführt wird, die den SmartFusion2 MSS Cortex-M3-Prozessor ausübt. Es führt die Dateien „peripheral_init.bfm“ und „user.bfm“ in dieser Reihenfolge aus.
• peripher_init.bfm – Enthält die BFM-Prozedur, die die CMSIS::SystemInit()-Funktion emuliert, die auf dem Cortex-M3 ausgeführt wird, bevor Sie die main()-Prozedur eingeben. Es kopiert die Konfigurationsdaten für jedes im Design verwendete Peripheriegerät in die richtigen Peripheriegeräte-Konfigurationsregister und wartet dann darauf, dass alle Peripheriegeräte bereit sind, bevor es bestätigt, dass der Benutzer diese Peripheriegeräte verwenden kann.
• FDDR_init.bfm – Enthält BFM-Schreibbefehle, die Schreibvorgänge der Fabric-DDR-Konfigurationsregisterdaten simulieren, die Sie (über das Dialogfeld „Register bearbeiten“) in die Register des DDR-Controllers eingegeben haben.
• user.bfm – Vorgesehen für Benutzerbefehle. Sie können den Datenpfad simulieren, indem Sie Ihre eigenen BFM-Befehle darin hinzufügen file. Befehle darin file wird ausgeführt, nachdem peripher_init.bfm abgeschlossen ist.

Mit dem files oben wird der Konfigurationspfad automatisch simuliert. Sie müssen nur die user.bfm bearbeiten file um den Datenpfad zu simulieren. Bearbeiten Sie nicht test.bfm, peripher_init.bfm oder MDDR_init.bfm files wie diese files werden jedes Mal neu erstellt, wenn Ihr Stammdesign neu generiert wird.

Fabric-DDR-Konfigurationspfad 

Die Peripheral Initialization-Lösung erfordert, dass Sie zusätzlich zur Angabe von Fabric-DDR-Konfigurationsregisterwerten den APB-Konfigurationsdatenpfad im MSS (FIC_2) konfigurieren. Die Funktion SystemInit() schreibt die Daten über die APB-Schnittstelle FIC_2 in die FDDR-Konfigurationsregister.

Notiz: Wenn Sie System Builder verwenden, wird der Konfigurationspfad automatisch festgelegt und verbunden.

Abbildung 2-5 • FIC_2 Konfigurator vorbeiview

So konfigurieren Sie die FIC_2-Schnittstelle:

1. Öffnen Sie den FIC_2-Konfiguratordialog (Abbildung 2-5) aus dem MSS-Konfigurator.
2. Wählen Sie die Option Peripheriegeräte mit Cortex-M3 initialisieren.
3. Stellen Sie sicher, dass MSS DDR aktiviert ist, ebenso wie die Fabric DDR/SERDES-Blöcke, falls Sie diese verwenden.
4. Klicken Sie auf OK, um Ihre Einstellungen zu speichern. Dadurch werden die FIC_2-Konfigurationsports (Clock-, Reset- und APB-Bus-Schnittstellen) verfügbar, wie in Abbildung 2-6 gezeigt.
5. Generieren Sie die MSS. Die FIC_2-Ports (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK und FIC_2_APB_M_RESET_N) sind jetzt an der MSS-Schnittstelle verfügbar und können gemäß der Lösungsspezifikation für die Peripherieinitialisierung mit CoreSF2Config und CoreSF2Reset verbunden werden

Abbildung 2-6 • FIC_2-Ports

Anschlussbeschreibung

FDDR-Core-Ports 

Tabelle 3-1 • FDDR-Core-Ports

Anschlussname	Richtung	Beschreibung
CORE_RESET_N	IN	Zurücksetzen des FDDR-Controllers
CLK_BASE	IN	FDDR-Fabric-Schnittstellenuhr
FPLL_LOCK	AUS	Ausgang FDDR-PLL-Sperre – hoch, wenn FDDR-PLL gesperrt ist
CLK_BASE_PLL_LOCK	IN	Fabric-PLL-Lock-Eingang. Diese Eingabe wird nur angezeigt, wenn die Option FAB_PLL_LOCK verwenden ausgewählt ist.

Interrupt-Ports

Diese Gruppe von Ports wird verfügbar gemacht, wenn Sie die Option Interrupts aktivieren auswählen.

Tabelle 3-2 • Interrupt-Ports

Anschlussname	Richtung	Beschreibung
PLL_LOCK_INT	AUS	Wird aktiviert, wenn FDDR PLL sperrt.
PLL_LOCKLOST_INT	AUS	Wird aktiviert, wenn die FDDR-PLL-Sperre verloren geht.
ECC_INT	AUS	Wird bestätigt, wenn ein ECC-Ereignis auftritt.
IO_CALIB_INT	AUS	Wird bestätigt, wenn die E/A-Kalibrierung abgeschlossen ist.
FIC_INT	AUS	Wird bestätigt, wenn ein Fehler im AHB/AXI-Protokoll auf der Fabric-Schnittstelle vorliegt.

APB3-Konfigurationsschnittstelle 

Tabelle 3-3 • APB3-Konfigurationsschnittstelle

Anschlussname	Richtung	Beschreibung
APB_S_PENABLE	IN	Slave-Freigabe
APB_S_PSEL	IN	Slave-Auswahl
APB_S_PWRITE	IN	Schreiben aktivieren
APB_S_PADDR[10:2]	IN	Adresse
APB_S_PWDATA[15:0]	IN	Daten schreiben
APB_S_PREADY	AUS	Sklave bereit
APB_S_PSLVERR	AUS	Slave-Fehler
APB_S_PRDATA[15:0]	AUS	Daten lesen
APB_S_PRESET_N	IN	Slave-Reset
APB_S_PCLK	IN	Uhr

DDR-PHY-Schnittstelle 

Tabelle 3-4 • DDR-PHY-Schnittstelle 

Anschlussname	Richtung	Beschreibung
FDDR_CAS_N	AUS	DRAM CASN
FDDR_CKE	AUS	DRAM CKE
FDDR_CLK	AUS	Uhr, P-Seite
FDDR_CLK_N	AUS	Uhr, N-Seite
FDDR_CS_N	AUS	DRAM-CSN
FDDR_ODT	AUS	DRAM-ODT
FDDR_RAS_N	AUS	DRAM-RASN
FDDR_RESET_N	AUS	DRAM-Reset für DDR3
FDDR_WE_N	AUS	DRAM WEN
FDDR_ADDR[15:0]	AUS	DRAM-Adressbits
FDDR_BA[2:0]	AUS	Adresse der Drambank
FDDR_DM_RDQS[4:0]	EIN AUS	Dram-Datenmaske
FDDR_DQS[4:0]	EIN AUS	Dram Data Strobe Input/Output – P-Seite
FDDR_DQS_N[4:0]	EIN AUS	Dram Data Strobe Input/Output – N-Seite
FDDR_DQ[35:0]	EIN AUS	DRAM-Dateneingang/-ausgang
FDDR_FIFO_WE_IN[2:0]	IN	FIFO im Signal
FDDR_FIFO_WE_OUT[2:0]	AUS	FIFO-Ausgangssignal
FDDR_DM_RDQS ([3:0]/[1:0]/[0])	EIN AUS	Dram-Datenmaske
FDDR_DQS ([3:0]/[1:0]/[0])	EIN AUS	Dram Data Strobe Input/Output – P-Seite
FDDR_DQS_N ([3:0]/[1:0]/[0])	EIN AUS	Dram Data Strobe Input/Output – N-Seite
FDDR_DQ ([31:0]/[15:0]/[7:0])	EIN AUS	DRAM-Dateneingang/-ausgang
FDDR_DQS_TMATCH_0_IN	IN	FIFO im Signal
FDDR_DQS_TMATCH_0_OUT	AUS	FIFO-Ausgangssignal
FDDR_DQS_TMATCH_1_IN	IN	FIFO-In-Signal (nur 32-Bit)
FDDR_DQS_TMATCH_1_OUT	AUS	FIFO-Ausgangssignal (nur 32-Bit)
FDDR_DM_RDQS_ECC	EIN AUS	Dram-ECC-Datenmaske
FDDR_DQS_ECC	EIN AUS	Dram-ECC-Daten-Strobe-Ein-/Ausgang – P-Seite
FDDR_DQS_ECC_N	EIN AUS	Dram-ECC-Daten-Strobe-Ein-/Ausgang – N-Seite
FDDR_DQ_ECC ([3:0]/[1:0]/[0])	EIN AUS	DRAM-ECC-Dateneingang/-ausgang
FDDR_DQS_TMATCH_ECC_IN	IN	ECC-FIFO im Signal
FDDR_DQS_TMATCH_ECC_OUT	AUS	ECC-FIFO-Ausgangssignal (nur 32-Bit)

Notiz: Portbreiten für einige Ports ändern sich abhängig von der Auswahl der PHY-Breite. Die Notation „[a:0]/[b:0]/[c:0]“ wird verwendet, um solche Ports zu bezeichnen, wobei sich „[a:0]“ auf die Portbreite bezieht, wenn eine 32-Bit-PHY-Breite ausgewählt ist , „[b:0]“ entspricht einer 16-Bit-PHY-Breite und „[c:0]“ entspricht einer 8-Bit-PHY-Breite.

AXI-Bus-Schnittstelle 

Tabelle 3-5 • AXI-Busschnittstelle

Anschlussname	Richtung	Beschreibung
AXI_S_AWREADY	AUS	Schreibadresse bereit
AXI_S_WBEREIT	AUS	Schreibadresse bereit
AXI_S_BID[3:0]	AUS	Antwort-ID
AXI_S_BRESP[1:0]	AUS	Antwort schreiben
AXI_S_BVALID	AUS	Antwort schreiben gültig
AXI_S_BEREIT	AUS	Leseadresse bereit
AXI_S_RID[3:0]	AUS	ID lesen Tag
AXI_S_RRESP[1:0]	AUS	Antwort lesen
AXI_S_RDATA[63:0]	AUS	Daten lesen
AXI_S_RLAST	AUS	Read Last – Dieses Signal zeigt die letzte Übertragung in einem Lese-Burst an.
AXI_S_RVALID	AUS	Leseadresse gültig
AXI_S_AWID[3:0]	IN	Adress-ID schreiben
AXI_S_AWADDR[31:0]	IN	Adresse schreiben
AXI_S_AWLEN[3:0]	IN	Burst-Länge
AXI_S_AWSIZE[1:0]	IN	Burst-Größe
AXI_S_AWBURST[1:0]	IN	Burst-Typ
AXI_S_AWLOCK[1:0]	IN	Sperrtyp – Dieses Signal liefert zusätzliche Informationen über die atomaren Eigenschaften der Übertragung.
AXI_S_AWVALID	IN	Schreibadresse gültig
AXI_S_WID[3:0]	IN	Daten-ID schreiben tag
AXI_S_WDATA[63:0]	IN	Daten schreiben
AXI_S_WSTRB[7:0]	IN	Stroboskope schreiben
AXI_S_WLAST	IN	Schreiben Sie zuletzt
AXI_S_WVALID	IN	Schreiben Sie gültig
AXI_S_BREADY	IN	Schreiben Sie bereit
AXI_S_ARID[3:0]	IN	Adress-ID lesen
AXI_S_ARADDR[31:0]	IN	Adresse lesen
AXI_S_ARLEN[3:0]	IN	Burst-Länge
AXI_S_ARSIZE[1:0]	IN	Burst-Größe
AXI_S_ARBURST[1:0]	IN	Burst-Typ
AXI_S_ARLOCK[1:0]	IN	Sperrtyp
AXI_S_ARVALID	IN	Leseadresse gültig
AXI_S_RBEREIT	IN	Leseadresse bereit
Anschlussname	Richtung	Beschreibung
AXI_S_CORE_RESET_N	IN	Globaler MDDR-Reset
AXI_S_RMW	IN	Gibt an, ob alle Bytes einer 64-Bit-Lane für alle Beats einer AXI-Übertragung gültig sind. Zeigt an, dass alle Bytes in allen Beats im Burst gültig sind und der Controller standardmäßig Befehle schreiben sollte. Zeigt an, dass einige Bytes ungültig sind und der Controller standardmäßig RMW-Befehle verwenden sollte. Dies wird als Seitenbandsignal des AXI-Schreibadressenkanals klassifiziert und ist mit dem AWVALID-Signal gültig. Wird nur verwendet, wenn ECC aktiviert ist.

AHB0-Busschnittstelle 

Tabelle 3-6 • AHB0-Busschnittstelle 

Anschlussname	Richtung	Beschreibung
AHB0_S_HREADYOUT	AUS	AHBL-Slave bereit – Wenn High für einen Schreibvorgang zeigt an, dass der Slave bereit ist, Daten zu akzeptieren, und wenn High für einen Lesevorgang anzeigt, dass Daten gültig sind.
AHB0_S_HRESP	AUS	AHBL-Antwortstatus – Wenn es am Ende einer Transaktion hoch getrieben wird, zeigt dies an, dass die Transaktion mit Fehlern abgeschlossen wurde. Wenn es am Ende einer Transaktion niedrig getrieben wird, zeigt dies an, dass die Transaktion erfolgreich abgeschlossen wurde.
AHB0_S_HRDATA[31:0]	AUS	AHBL read data – Liest Daten vom Slave zum Master
AHB0_S_HSEL	IN	AHBL-Slave-Auswahl – Wenn aktiviert, ist der Slave der aktuell ausgewählte AHBL-Slave auf dem AHB-Bus.
AHB0_S_HADDR[31:0]	IN	AHBL-Adresse – Byte-Adresse auf der AHBL-Schnittstelle
AHB0_S_HBURST[2:0]	IN	AHBL-Burst-Länge
AHB0_S_HSIZE[1:0]	IN	AHBL-Übertragungsgröße – Zeigt die Größe der aktuellen Übertragung an (nur 8/16/32-Byte-Transaktionen)
AHB0_S_HTRANS[1:0]	IN	AHBL Überweisungstyp – Gibt den Überweisungstyp der aktuellen Transaktion an.
AHB0_S_HMASTLOCK	IN	AHBL-Sperre – Wenn aktiviert, ist die aktuelle Übertragung Teil einer gesperrten Transaktion.
AHB0_S_HWRITE	IN	AHBL schreiben – Wenn hoch, zeigt dies an, dass die aktuelle Transaktion ein Schreibvorgang ist. Niedrig bedeutet, dass die aktuelle Transaktion ein Lesevorgang ist.
AHB0_S_HREADY	IN	AHBL bereit – Wenn hoch, zeigt dies an, dass der Slave bereit ist, eine neue Transaktion zu akzeptieren.
AHB0_S_HWDATA[31:0]	IN	AHBL Daten schreiben – Daten vom Master zum Slave schreiben

AHB1-Busschnittstelle 

Tabelle 3-7 • AHB1-Busschnittstelle

Anschlussname	Richtung	Beschreibung
AHB1_S_HREADYOUT	AUS	AHBL-Slave-bereit – Wenn High für einen Schreibvorgang, zeigt dies an, dass der Slave bereit ist, Daten zu akzeptieren, und wenn High für einen Lesevorgang, zeigt dies an, dass die Daten gültig sind.
AHB1_S_HRESP	AUS	AHBL-Antwortstatus – Wenn es am Ende einer Transaktion hoch getrieben wird, zeigt dies an, dass die Transaktion mit Fehlern abgeschlossen wurde. Wenn es am Ende einer Transaktion niedrig getrieben wird, zeigt dies an, dass die Transaktion erfolgreich abgeschlossen wurde.
AHB1_S_HRDATA[31:0]	AUS	AHBL read data – Liest Daten vom Slave zum Master
AHB1_S_HSEL	IN	AHBL-Slave-Auswahl – Wenn aktiviert, ist der Slave der aktuell ausgewählte AHBL-Slave auf dem AHB-Bus.
AHB1_S_HADDR[31:0]	IN	AHBL-Adresse – Byte-Adresse auf der AHBL-Schnittstelle
AHB1_S_HBURST[2:0]	IN	AHBL-Burst-Länge
AHB1_S_HSIZE[1:0]	IN	AHBL-Übertragungsgröße – Zeigt die Größe der aktuellen Übertragung an (nur 8/16/32-Byte-Transaktionen).
AHB1_S_HTRANS[1:0]	IN	AHBL Überweisungstyp – Gibt den Überweisungstyp der aktuellen Transaktion an.
AHB1_S_HMASTLOCK	IN	AHBL-Sperre – Wenn aktiviert, ist die aktuelle Übertragung Teil einer gesperrten Transaktion.
AHB1_S_HWRITE	IN	AHBL schreiben – Wenn hoch, zeigt dies an, dass die aktuelle Transaktion ein Schreibvorgang ist. Wenn niedrig, zeigt dies an, dass die aktuelle Transaktion ein Lesevorgang ist.
AHB1_S_HREADY	IN	AHBL bereit – Wenn hoch, zeigt dies an, dass der Slave bereit ist, eine neue Transaktion zu akzeptieren.
AHB1_S_HWDATA[31:0]	IN	AHBL Daten schreiben – Daten vom Master zum Slave schreiben

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Dokumente / Ressourcen

Microsemi SmartFusion2 FPGA-Fabric-DDR-Controller-Konfiguration [pdf] Benutzerhandbuch SmartFusion2 FPGA-Fabric-DDR-Controller-Konfiguration, SmartFusion2, FPGA-Fabric-DDR-Controller-Konfiguration, Controller-Konfiguration

Verweise

• Bedienungsanleitung