Ръководство за потребителя за конфигуриране на DDR контролер Microsemi SmartFusion2 FPGA Fabric

Ръководство за потребителя за конфигуриране на DDR контролер Microsemi SmartFusion2 FPGA Fabric

Съдържание скрий се

1 Въведение

2 Конфигуратор на DDR контролер за външна памет на Fabric

3 Конфигурация на FDDR контролер

4 Описание на порта

5 Продуктова поддръжка

6 Документи / Ресурси

6.1 Референции

7 Свързани публикации

Въведение

SmartFusion2 FPGA има два вградени DDR контролера – единият е достъпен чрез MSS (MDDR), а другият е предназначен за директен достъп от FPGA Fabric (FDDR). MDDR и FDDR управляват DDR памети извън чипа.
За да конфигурирате напълно Fabric DDR контролера, трябва:

Използвайте конфигуратора на DDR контролера за външна памет на Fabric, за да конфигурирате DDR контролера, изберете неговия интерфейс на шина за път на данни (AXI или AHBLite) и изберете тактова честота на DDR, както и тактова честота на пътя на данни на тъканта.
Задайте стойностите на регистъра за регистрите на DDR контролера, за да съответстват на характеристиките на вашата външна DDR памет.
Създайте екземпляр на Fabric DDR като част от потребителско приложение и направете връзки към път за данни.
Свържете интерфейса за конфигуриране на APB на DDR контролера, както е определено от решението за инициализация на периферни устройства.

Конфигуратор на DDR контролер за външна памет на Fabric

Конфигураторът на външната DDR памет на Fabric (FDDR) се използва за конфигуриране на цялостния път на данни и параметрите на външната DDR памет за контролера на Fabric DDR.

Фигура 1-1 • FDDR Configurator Overview

Настройки на паметта

Използвайте Настройки на паметта, за да конфигурирате вашите опции за памет в MDDR.

Тип памет – LPDDR, DDR2 или DDR3
Ширина на данните – 32-битов, 16-битов или 8-битов
Тактова честота – Всяка стойност (десетична/дробна) в диапазона от 20 MHz до 333 MHz
SECDED Активиран ECC – ВКЛ. или ИЗКЛ
Картографиране на адреси – {РЕД, БАНКА, КОЛОНА}, {БАНКА, РЕД, КОЛОНА}

Настройки на интерфейса на Fabric

FPGA Fabric интерфейс – Това е интерфейсът за данни между FDDR и дизайна на FPGA. Тъй като FDDR е контролер на паметта, той е предназначен да бъде подчинен на AXI или AHB шина. Главният на шината инициира транзакции на шина, които от своя страна се интерпретират от FDDR като транзакции с памет и се съобщават на DDR паметта извън чипа. Опциите за интерфейс на FDDR плат са:

Използване на интерфейс AXI-64 – Един главен достъп до FDDR чрез 64-bit\AXI интерфейс.
Използване на единичен интерфейс AHB-32 – Един главен достъп до FDDR чрез единичен 32-битов интерфейс AHB.
Използване на два интерфейса AHB-32 – Два главни достъпа до FDDR чрез два 32-битови интерфейса AHB.

FPGA CLOCK Делител – Указва честотното съотношение между часовника на DDR контролера (CLK_FDDR) и часовника, управляващ интерфейса на тъканта (CLK_FIC64). Честотата CLK_FIC64 трябва да бъде равна на тази на подсистемата AHB/AXI, която е свързана към интерфейса на шината FDDR AHB/AXI. Напримерample, ако имате DDR RAM, работеща на 200 MHz и вашата Fabric/AXI подсистема работи на 100 MHz, трябва да изберете делител 2 (Фигура 1-2).

Фигура 1-2 • Настройки на интерфейса на Fabric – AXI интерфейс и Споразумение за делителя на часовника FDDR

Използвайте плат PLL ЗАКЛЮЧВАНЕ – Ако CLK_BASE се получава от Fabric CCC, можете да свържете изхода на CCC LOCK на тъканта към входа FDDR FAB_PLL_LOCK. CLK_BASE не е стабилен, докато Fabric CCC не се заключи. Поради това Microsemi препоръчва да задържите FDDR в нулиране (т.е. да потвърдите входа CORE_RESET_N), докато CLK_BASE стане стабилен. Изходът LOCK на Fabric CCC показва, че изходните часовници на Fabric CCC са стабилни. Като поставите отметка на опцията Използване на FAB_PLL_LOCK, можете да разкриете входния порт FAB_PLL_LOCK на FDDR. След това можете да свържете изхода LOCK на Fabric CCC към входа FAB_PLL_LOCK на FDDR.

Сила на IO задвижване

Изберете една от следните мощности на устройството за вашите DDR I/O:

Сила на половин задвижване
Пълна мощност на задвижването

В зависимост от вашия тип DDR памет и I/O силата, която сте избрали, Libero SoC задава DDR I/O стандарта за вашата FDDR система, както следва:

DDR тип памет	Сила на половин задвижване	Пълна мощност на задвижването
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

Разрешаване на прекъсвания

FDDR е способен да предизвиква прекъсвания, когато са изпълнени определени предварително дефинирани условия. Поставете отметка на Enable Interrupts в FDDR конфигуратора, ако искате да използвате тези прекъсвания във вашето приложение.
Това разкрива сигналите за прекъсване на екземпляра на FDDR. Можете да свържете тези сигнали за прекъсване според изискванията на вашия дизайн. Налични са следните сигнали за прекъсване и техните предпоставки:

FIC_INT – Генерира се, когато има грешка в транзакцията между Master и FDDR
IO_CAL_INT – Позволява ви да калибрирате повторно DDR I/O, като записвате в регистрите на DDR контролера чрез конфигурационния интерфейс на APB. Когато калибрирането приключи, това прекъсване се повдига. За подробности относно повторното калибриране на I/O вижте ръководството на потребителя на Microsemi SmartFusion2.
PLL_LOCK_INT – Показва, че FDDR FPLL е заключен
PLL_LOCKLOST_INT – Показва, че FDDR FPLL е загубил заключване
FDDR_ECC_INT – Показва, че е открита единична или двубитова грешка

Тактова честота на тъканта

Изчисление на тактовата честота въз основа на текущата ви тактова честота и делителя на CLOCK, показани в MHz.
Тактова честота на тъканта (в MHz) = тактова честота / делител на ЧАСОВНИКА

Честотна лента на паметта

Изчисление на честотната лента на паметта въз основа на текущата ви стойност на часовниковата честота в Mbps.
Ширина на честотната лента на паметта (в Mbps) = 2 * Тактова честота

Обща честотна лента

Общо изчисление на честотната лента въз основа на текущата тактова честота, ширина на данните и делител на ЧАСОВНИКА, в Mbps.
Обща честотна лента (в Mbps) = (2 * тактова честота * ширина на данните) / делител на ЧАСОВНИКА

Конфигурация на FDDR контролер

Когато използвате Fabric DDR Controller за достъп до външна DDR памет, DDR Controller трябва да бъде конфигуриран по време на изпълнение. Това се прави чрез записване на конфигурационни данни в специални регистри за конфигуриране на DDR контролер. Тези конфигурационни данни зависят от характеристиките на външната DDR памет и вашето приложение. Този раздел описва как да въведете тези конфигурационни параметри в конфигуратора на FDDR контролера и как конфигурационните данни се управляват като част от цялостното решение за инициализация на периферни устройства. Обърнете се към ръководството за потребителя за инициализация на периферни устройства за подробна информация относно решението за инициализация на периферни устройства.

Регистри за управление на плат DDR

Fabric DDR Controller има набор от регистри, които трябва да бъдат конфигурирани по време на изпълнение. Конфигурационните стойности за тези регистри представляват различни параметри (напрample, DDR режим, PHY ширина, пакетен режим, ECC и др.). За подробности относно конфигурационните регистри на DDR контролера вижте ръководството на потребителя на Microsemi SmartFusion2.

Конфигурация на DDR регистри на Fabric

Използвайте разделите Memory Initialization (Фигура 2-1) и Memory Timing (Фигура 2-2), за да въведете параметри, които съответстват на вашата DDR памет и приложение. Стойностите, които въвеждате в тези раздели, автоматично се преобразуват в съответните стойности на регистъра. Когато щракнете върху определен параметър, съответният му регистър е описан в прозореца за описание на регистъра (Фигура 1-1 на страница 4).

Фигура 2-1 • Конфигурация на FDDR – раздел Инициализация на паметта

Фигура 2-2 • Конфигурация на FDDR – раздел Време на паметта

Импортиране на DDR конфигурация Files

В допълнение към въвеждането на параметри на DDR паметта с помощта на разделите Memory Initialization и Timing, можете да импортирате стойности на DDR регистър от file. За да направите това, щракнете върху бутона Импортиране на конфигурация и отидете до текста file съдържащи имена и стойности на регистрите на DDR. Фигура 2-3 показва синтаксиса на конфигурацията за импортиране.

Фигура 2-3 • Конфигурация на DDR регистър File Синтаксис

Забележка: Ако изберете да импортирате стойности на регистър, вместо да ги въвеждате с помощта на GUI, трябва да посочите всички необходими стойности на регистъра. Обърнете се към ръководството за потребителя на SmartFusion2 за подробности

Експортиране на DDR конфигурация Files

Можете също така да експортирате текущите данни за конфигурацията на регистъра в текст file. това file ще съдържа регистрационни стойности, които сте импортирали (ако има такива), както и тези, които са изчислени от GUI параметрите, които сте въвели в този диалогов прозорец.
Ако искате да отмените промените, които сте направили в конфигурацията на регистъра на DDR, можете да го направите с Restore Default. Това изтрива всички данни за конфигурацията на регистъра и трябва или да импортирате отново, или да въведете отново тези данни. Данните се нулират до стойностите за нулиране на хардуера.

Генерирани данни

Щракнете върху OK, за да генерирате конфигурацията. Въз основа на вашия вход в разделите General, Memory Timing и Memory Initialization, FDDR Configurator изчислява стойности за всички DDR конфигурационни регистри и експортира тези стойности във вашия фърмуерен проект и симулация fileс. Изнесените file синтаксисът е показан на фигура 2-4.

Фигура 2-4 • Експортирана конфигурация на DDR регистър File Синтаксис

фърмуер

Когато генерирате SmartDesign, следното fileсе генерират в директорията /firmware/ drivers_config/sys_config. Тези fileса необходими, за да може ядрото на фърмуера на CMSIS да се компилира правилно и да съдържа информация относно текущия ви дизайн, включително данни за периферна конфигурация и информация за конфигурацията на часовника за MSS. Не ги редактирайте files ръчно, тъй като те се създават отново всеки път, когато вашият основен дизайн се регенерира.

sys_config.c
sys_config.h
sys_config_mddr_define.h – данни за конфигурацията на MDDR.
sys_config_fddr_define.h – FDDR конфигурационни данни.
sys_config_mss_clocks.h – конфигурация на MSS часовници

Симулация

Когато генерирате SmartDesign, свързан с вашия MSS, следната симулация fileсе генерират в директорията /simulation:

test.bfm – BFM от най-високо ниво file който се изпълнява за първи път по време на всяка симулация, която упражнява процесора SmartFusion2 MSS Cortex-M3. Той изпълнява peripheral_init.bfm и user.bfm в този ред.
peripheral_init.bfm – Съдържа процедурата BFM, която емулира функцията CMSIS::SystemInit(), изпълнявана на Cortex-M3, преди да влезете в процедурата main(). Той копира конфигурационните данни за всяко периферно устройство, използвано в дизайна, в правилните регистри за периферна конфигурация и след това изчаква всички периферни устройства да бъдат готови, преди да потвърди, че потребителят може да използва тези периферни устройства.
FDDR_init.bfm – Съдържа BFM команди за запис, които симулират запис на данните от регистъра на конфигурацията на Fabric DDR, които сте въвели (с помощта на диалоговия прозорец Редактиране на регистри) в регистрите на DDR контролера.
user.bfm – Предназначен за потребителски команди. Можете да симулирате пътя на данните, като добавите свои собствени BFM команди в това file. Команди в това file ще се изпълни, след като peripheral_init.bfm завърши.

С помощта на files по-горе, конфигурационният път се симулира автоматично. Трябва само да редактирате user.bfm file за симулиране на пътя на данните. Не редактирайте test.bfm, peripheral_init.bfm или MDDR_init.bfm files като тези files се пресъздават всеки път, когато вашият основен дизайн се регенерира.

Път на конфигурацията на Fabric DDR

Решението за инициализация на периферни устройства изисква, в допълнение към посочването на стойностите на регистъра на конфигурацията на Fabric DDR, да конфигурирате пътя на данните за конфигурацията на APB в MSS (FIC_2). Функцията SystemInit() записва данните в конфигурационните регистри на FDDR чрез интерфейса FIC_2 APB.

Забележка: Ако използвате System Builder, конфигурационният път се задава и свързва автоматично.

Фигура 2-5 • Конфигуратор на FIC_2view

За да конфигурирате интерфейса FIC_2:

Отворете диалоговия прозорец на конфигуратора FIC_2 (Фигура 2-5) от конфигуратора на MSS.
Изберете опцията Initialize peripherals using Cortex-M3.
Уверете се, че MSS DDR е отметнат, както и блоковете Fabric DDR/SERDES, ако ги използвате.
Щракнете върху OK, за да запазите вашите настройки. Това разкрива конфигурационните портове на FIC_2 (интерфейси на шина Clock, Reset и APB), както е показано на Фигура 2-6.
Генерирайте MSS. Портовете FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK и FIC_2_APB_M_RESET_N) вече са изложени на MSS интерфейса и могат да бъдат свързани към CoreSF2Config и CoreSF2Reset съгласно спецификацията на решението за инициализация на периферни устройства

Фигура 2-6 • FIC_2 портове

Описание на порта

FDDR основни портове

Таблица 3-1 • FDDR основни портове

Име на порт	Посока	Описание
CORE_RESET_N	IN	Нулиране на FDDR контролера
CLK_BASE	IN	FDDR Fabric Interface Clock
FPLL_LOCK	ВЪН	Изход за заключване на FDDR PLL – висок, когато FDDR PLL е заключен
CLK_BASE_PLL_LOCK	IN	Fabric PLL Lock Input. Този вход е изложен само когато е избрана опцията Използване на FAB_PLL_LOCK.

Портове за прекъсване

Тази група портове е изложена, когато изберете опцията Enable Interrupts.

Таблица 3-2 • Портове за прекъсване

Име на порт	Посока	Описание
PLL_LOCK_INT	ВЪН	Утвърждава, когато FDDR PLL се заключи.
PLL_LOCKLOST_INT	ВЪН	Потвърждава, когато заключването на FDDR PLL е изгубено.
ECC_INT	ВЪН	Утвърждава, когато настъпи ECC събитие.
IO_CALIB_INT	ВЪН	Потвърждава, когато I/O калибрирането е завършено.
FIC_INT	ВЪН	Потвърждава, когато има грешка в протокола AHB/AXI на интерфейса на Fabric.

Интерфейс за конфигуриране на APB3

Таблица 3-3 • Интерфейс за конфигуриране на APB3

Име на порт	Посока	Описание
APB_S_PENABLE	IN	Активиране на роб
APB_S_PSEL	IN	Избор на роб
APB_S_PWRITE	IN	Напишете Активиране
APB_S_PADDR[10:2]	IN	Адрес
APB_S_PWDATA[15:0]	IN	Записване на данни
APB_S_PREADY	ВЪН	Готов за роби
APB_S_PSLVERR	ВЪН	Подчинена грешка
APB_S_PRDATA[15:0]	ВЪН	Прочетете данни
APB_S_PRESET_N	IN	Slave Reset
APB_S_PCLK	IN	Часовник

DDR PHY интерфейс

Таблица 3-4 • DDR PHY интерфейс

Име на порт	Посока	Описание
FDDR_CAS_N	ВЪН	DRAM CASN
FDDR_CKE	ВЪН	DRAM CKE
FDDR_CLK	ВЪН	Часовник, P страна
FDDR_CLK_N	ВЪН	Часовник, N страна
FDDR_CS_N	ВЪН	DRAM CSN
FDDR_ODT	ВЪН	DRAM ODT
FDDR_RAS_N	ВЪН	DRAM RASN
FDDR_RESET_N	ВЪН	Нулиране на DRAM за DDR3
FDDR_WE_N	ВЪН	ДРАМ УЕН
FDDR_ADDR[15:0]	ВЪН	Драм адрес битове
FDDR_BA[2:0]	ВЪН	Адрес на Dram Bank
FDDR_DM_RDQS[4:0]	INOUT	Dram Data Mask
FDDR_DQS[4:0]	INOUT	Dram Data Strobe Input/Output – P страна
FDDR_DQS_N[4:0]	INOUT	Dram Data Strobe Input/Output – N страна
FDDR_DQ[35:0]	INOUT	DRAM вход/изход на данни
FDDR_FIFO_WE_IN[2:0]	IN	FIFO в сигнал
FDDR_FIFO_WE_OUT[2:0]	ВЪН	FIFO изходен сигнал
FDDR_DM_RDQS ([3:0]/[1:0]/[0])	INOUT	Dram Data Mask
FDDR_DQS ([3:0]/[1:0]/[0])	INOUT	Dram Data Strobe Input/Output – P страна
FDDR_DQS_N ([3:0]/[1:0]/[0])	INOUT	Dram Data Strobe Input/Output – N страна
FDDR_DQ ([31:0]/[15:0]/[7:0])	INOUT	DRAM вход/изход на данни
FDDR_DQS_TMATCH_0_IN	IN	FIFO в сигнал
FDDR_DQS_TMATCH_0_OUT	ВЪН	FIFO изходен сигнал
FDDR_DQS_TMATCH_1_IN	IN	FIFO в сигнала (само 32 бита)
FDDR_DQS_TMATCH_1_OUT	ВЪН	FIFO изходен сигнал (само 32 бита)
FDDR_DM_RDQS_ECC	INOUT	Dram ECC Data Mask
FDDR_DQS_ECC	INOUT	Dram ECC Data Strobe Input/Output – P страна
FDDR_DQS_ECC_N	INOUT	Dram ECC Data Strobe Input/Output – N страна
FDDR_DQ_ECC ([3:0]/[1:0]/[0])	INOUT	DRAM ECC вход/изход на данни
FDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO в сигнала
FDDR_DQS_TMATCH_ECC_OUT	ВЪН	ECC FIFO изходен сигнал (само 32 бита)

Забележка: Ширините на портовете за някои портове се променят в зависимост от избора на PHY ширина. Нотацията „[a:0]/ [b:0]/[c:0]“ се използва за обозначаване на такива портове, където „[a:0]“ се отнася до ширината на порта, когато е избрана 32-битова PHY ширина , “[b:0]” съответства на 16-битова PHY ширина, а “[c:0]” съответства на 8-битова PHY ширина.

AXI Bus интерфейс

Таблица 3-5 • AXI шинен интерфейс

Име на порт	Посока	Описание
AXI_S_AWREADY	ВЪН	Напишете адреса готов
AXI_S_WREADY	ВЪН	Напишете адреса готов
AXI_S_BID[3:0]	ВЪН	ID на отговора
AXI_S_BRESP[1:0]	ВЪН	Напишете отговор
AXI_S_BVALID	ВЪН	Напишете валиден отговор
AXI_S_ARREADY	ВЪН	Прочетете адреса готов
AXI_S_RID[3:0]	ВЪН	Прочетете ID Tag
AXI_S_RRESP[1:0]	ВЪН	Прочетете отговора
AXI_S_RDATA[63:0]	ВЪН	Прочетете данни
AXI_S_RLAST	ВЪН	Последно четене – Този сигнал показва последното прехвърляне в пакет за четене.
AXI_S_RVALID	ВЪН	Прочетеният адрес е валиден
AXI_S_AWID[3:0]	IN	Напишете адрес ID
AXI_S_AWADDR[31:0]	IN	Напиши адрес
AXI_S_AWLEN[3:0]	IN	Дължина на взрива
AXI_S_AWSIZE[1:0]	IN	Размер на взрива
AXI_S_AWBURST[1:0]	IN	Тип спукване
AXI_S_AWLOCK[1:0]	IN	Тип заключване – Този сигнал предоставя допълнителна информация за атомните характеристики на трансфера.
AXI_S_AWVALID	IN	Напишете валиден адрес
AXI_S_WID[3:0]	IN	Напишете ID на данните tag
AXI_S_WDATA[63:0]	IN	Запишете данни
AXI_S_WSTRB[7:0]	IN	Пишете светкавици
AXI_S_WLAST	IN	Пиши последно
AXI_S_WVALID	IN	Пиши валидно
AXI_S_BREADY	IN	Пишете готови
AXI_S_ARID[3:0]	IN	Прочетете ID на адреса
AXI_S_ARADDR[31:0]	IN	Прочетете адреса
AXI_S_ARLEN[3:0]	IN	Дължина на взрива
AXI_S_ARSIZE[1:0]	IN	Размер на взрива
AXI_S_ARBURST[1:0]	IN	Тип спукване
AXI_S_ARLOCK[1:0]	IN	Тип заключване
AXI_S_ARVALID	IN	Прочетеният адрес е валиден
AXI_S_RREADY	IN	Прочетете адреса готов
Име на порт	Посока	Описание
AXI_S_CORE_RESET_N	IN	Глобално нулиране на MDDR
AXI_S_RMW	IN	Показва дали всички байтове от 64-битова лента са валидни за всички удари на AXI трансфер. Показва, че всички байтове във всички удари са валидни в пакета и контролерът трябва да записва команди по подразбиране. Показва, че някои байтове са невалидни и контролерът трябва да използва по подразбиране RMW команди. Това се класифицира като сигнал на страничната лента на канал за адрес за запис на AXI и е валиден със сигнала AWVALID. Използва се само когато ECC е активиран.

AHB0 Bus интерфейс

Таблица 3-6 • AHB0 шинен интерфейс

Име на порт	Посока	Описание
AHB0_S_HREADYOUT	ВЪН	AHBL подчинено устройство е готово – Когато е високо за запис, подчиненото устройство е готово да приеме данни, а когато е високо за четене, показва, че данните са валидни.
AHB0_S_HRESP	ВЪН	Състояние на отговор на AHBL – Когато е високо в края на транзакция, това показва, че транзакцията е завършила с грешки. Когато е ниско в края на транзакция, това показва, че транзакцията е приключила успешно.
AHB0_S_HRDATA[31:0]	ВЪН	AHBL четене на данни – Четене на данни от подчинен към главен
AHB0_S_HSEL	IN	Избор на AHBL подчинено устройство – Когато се потвърди, подчиненото устройство е текущо избраното AHBL подчинено устройство на шината AHB.
AHB0_S_HADDR[31:0]	IN	AHBL адрес – байт адрес на AHBL интерфейса
AHB0_S_HBURST[2:0]	IN	Дължина на взрива на AHBL
AHB0_S_HSIZE[1:0]	IN	AHBL трансферен размер – Показва размера на текущия трансфер (само 8/16/32 байтови транзакции)
AHB0_S_HTRANS[1:0]	IN	AHBL тип трансфер – Показва типа трансфер на текущата транзакция.
AHB0_S_HMASTLOCK	IN	Заключване на AHBL – Когато се потвърди, текущият трансфер е част от заключена транзакция.
AHB0_S_HWRITE	IN	AHBL запис – Когато е висок, показва, че текущата транзакция е запис. Когато е ниско показва, че текущата транзакция е прочетена.
AHB0_S_HREADY	IN	Готовност на AHBL – Когато е висока, показва, че подчиненото устройство е готово да приеме нова транзакция.
AHB0_S_HWDATA[31:0]	IN	AHBL запис на данни – Запис на данни от главния към подчинения

AHB1 Bus интерфейс

Таблица 3-7 • AHB1 шинен интерфейс

Име на порт	Посока	Описание
AHB1_S_HREADYOUT	ВЪН	AHBL подчинено устройство е готово – Когато е високо за запис, показва, че подчиненото устройство е готово да приеме данни, а когато е високо за четене, показва, че данните са валидни.
AHB1_S_HRESP	ВЪН	Състояние на отговор на AHBL – Когато е високо в края на транзакция, това показва, че транзакцията е завършила с грешки. Когато е ниско в края на транзакция, показва, че транзакцията е приключила успешно.
AHB1_S_HRDATA[31:0]	ВЪН	AHBL четене на данни – Четене на данни от подчинен към главен
AHB1_S_HSEL	IN	Избор на AHBL подчинено устройство – Когато се потвърди, подчиненото устройство е текущо избраното AHBL подчинено устройство на шината AHB.
AHB1_S_HADDR[31:0]	IN	AHBL адрес – байт адрес на AHBL интерфейса
AHB1_S_HBURST[2:0]	IN	Дължина на взрива на AHBL
AHB1_S_HSIZE[1:0]	IN	AHBL трансферен размер – Показва размера на текущия трансфер (само 8/16/32 байтови транзакции).
AHB1_S_HTRANS[1:0]	IN	AHBL тип трансфер – Показва типа трансфер на текущата транзакция.
AHB1_S_HMASTLOCK	IN	Заключване на AHBL – Когато се потвърди, текущият трансфер е част от заключена транзакция.
AHB1_S_HWRITE	IN	AHBL запис – Когато е висок, показва, че текущата транзакция е запис. Когато е ниско, показва, че текущата транзакция е прочетена.
AHB1_S_HREADY	IN	Готовност на AHBL – Когато е висока, показва, че подчиненото устройство е готово да приеме нова транзакция.
AHB1_S_HWDATA[31:0]	IN	AHBL запис на данни – Запис на данни от главния към подчинения

Продуктова поддръжка

Microsemi SoC Products Group подкрепя своите продукти с различни услуги за поддръжка, включително обслужване на клиенти, Център за техническа поддръжка на клиенти, webсайт, електронна поща и търговски офиси по целия свят. Това приложение съдържа информация за свързване с Microsemi SoC Products Group и използване на тези услуги за поддръжка.

Обслужване на клиенти

Свържете се с отдела за обслужване на клиенти за нетехническа продуктова поддръжка, като например ценообразуване на продукти, надстройки на продукти, актуализирана информация, статус на поръчка и оторизация.
От Северна Америка се обадете на 800.262.1060
От останалата част на света се обадете на 650.318.4460
Факс, от всяка точка на света, 408.643.6913

Център за техническа поддръжка на клиенти

Microsemi SoC Products Group разполага със своя Център за техническа поддръжка на клиенти с висококвалифицирани инженери, които могат да помогнат да отговорят на вашите хардуерни, софтуерни и дизайнерски въпроси относно Microsemi SoC продукти. Центърът за техническа поддръжка на клиенти отделя много време за създаване на бележки за приложението, отговори на често срещани въпроси от цикъла на проектиране, документиране на известни проблеми и различни често задавани въпроси. Така че, преди да се свържете с нас, моля, посетете нашите онлайн ресурси. Много вероятно вече сме отговорили на вашите въпроси.

Техническа поддръжка

Посетете отдела за поддръжка на клиенти webсайт (www.microsemi.com/soc/support/search/default.aspx) за повече информация и поддръжка. Много отговори са достъпни за търсене web ресурсът включва диаграми, илюстрации и връзки към други ресурси на webсайт.

Webсайт

Можете да разглеждате разнообразна техническа и нетехническа информация на началната страница на SoC на адрес www.microsemi.com/soc.

Свързване с Центъра за техническа поддръжка на клиенти

Висококвалифицирани инженери обслужват Центъра за техническа поддръжка. Можете да се свържете с Центъра за техническа поддръжка по имейл или чрез Microsemi SoC Products Group webсайт.

Имейл

Можете да изпращате техническите си въпроси на нашия имейл адрес и да получавате отговори обратно по имейл, факс или телефон. Освен това, ако имате проблеми с дизайна, можете да изпратите своя дизайн по имейл fileда получават помощ. Ние непрекъснато наблюдаваме имейл акаунта през целия ден. Когато изпращате заявката си до нас, моля, не забравяйте да включите пълното си име, името на фирмата и информацията си за контакт за ефективна обработка на заявката ви. Имейл адресът за техническа поддръжка е soc_tech@microsemi.com.

Моите случаи

Клиентите на Microsemi SoC Products Group могат да изпращат и проследяват технически случаи онлайн, като отидат в My Case

Извън САЩ

Клиенти, нуждаещи се от помощ извън часовите зони на САЩ, могат или да се свържат с техническата поддръжка по имейл (soc_tech@microsemi.com) или се свържете с местен търговски офис. Списъци с търговски офиси можете да намерите на www.microsemi.com/soc/company/contact/default.aspx.

Техническа поддръжка на ITAR

За техническа поддръжка за RH и RT FPGA, които се регулират от Правилата за международен трафик на оръжия (ITAR), свържете се с нас чрез soc_tech_itar@microsemi.com. Като алтернатива в Моите случаи изберете Да в падащия списък ITAR. За пълен списък на регулираните от ITAR Microsemi FPGA, посетете ITAR web страница.

Microsemi Corporation (NASDAQ: MSCC) предлага цялостно портфолио от полупроводникови решения за: космическото пространство, отбраната и сигурността; предприятие и комуникации; и индустриални и алтернативни енергийни пазари. Продуктите включват високопроизводителни, високонадеждни аналогови и RF устройства, смесени сигнали и RF интегрални схеми, адаптивни SoC, FPGA и пълни подсистеми. Microsemi е със седалище в Aliso Viejo, Калифорния. Научете повече на www.microsemi.com.

© 2014 Microsemi Corporation. Всички права запазени. Microsemi и логото на Microsemi са търговски марки на Microsemi Corporation. Всички други търговски марки и марки за услуги са собственост на съответните им собственици.

Корпоративен щаб на Microsemi
One Enterprise, Aliso Viejo CA 92656 САЩ
В САЩ: +1 949-380-6100
Продажби: +1 949-380-6136
факс: +1 949-215-4996

Документи / Ресурси

Конфигурация на DDR контролер на Microsemi SmartFusion2 FPGA Fabric [pdf] Ръководство за потребителя
SmartFusion2 FPGA Fabric DDR Controller Configuration, SmartFusion2, FPGA Fabric DDR Controller Configuration, Controller Configuration

Референции

Ръководство за потребителя