Microsemi SmartFusion2 FPGA Fabric DDR Controller Configuration Guide

Panimula

Ang SmartFusion2 FPGA ay may dalawang naka-embed na DDR controllers - ang isa ay naa-access sa pamamagitan ng MSS (MDDR) at ang isa ay inilaan para sa direktang pag-access mula sa FPGA Fabric (FDDR). Ang MDDR at FDDR ay parehong kumokontrol sa off-chip DDR memory.
Upang ganap na i-configure ang Fabric DDR controller kailangan mong:

1. Gamitin ang Fabric External Memory DDR Controller Configurator para i-configure ang DDR Controller, piliin ang datapath bus interface nito (AXI o AHBLite), at piliin ang DDR clock frequency pati na rin ang fabric datapath clock frequency.
2. Itakda ang mga halaga ng rehistro para sa mga rehistro ng DDR controller upang tumugma sa iyong mga panlabas na katangian ng memorya ng DDR.
3. I-instantiate ang Fabric DDR bilang bahagi ng isang application ng user at gumawa ng mga koneksyon sa datapath.
4. Ikonekta ang APB configuration interface ng DDR controller gaya ng tinukoy ng Peripheral Initialization solution.

Tela na Panlabas na Memorya ng DDR Controller Configurator

Ang Fabric External Memory DDR (FDDR) Configurator ay ginagamit upang i-configure ang pangkalahatang datapath at ang mga external na parameter ng memory ng DDR para sa Fabric DDR Controller.

Figure 1-1 • FDDR Configurator Overview

Mga Setting ng Memory 

Gamitin ang Mga Setting ng Memory upang i-configure ang iyong mga opsyon sa memory sa MDDR.

• Uri ng Memorya – LPDDR, DDR2, o DDR3
• Lapad ng Data – 32-bit, 16-bit o 8-bit
• Dalas ng Orasan – Anumang halaga (Decimal/Fractional) sa hanay ng 20 MHz hanggang 333 MHz
• SECDED Pinagana ang ECC – ON o OFF
• Pagmamapa ng Address – {ROW,BANK,COLUMN},{BANK,ROW,COLUMN}

Mga Setting ng Interface ng Tela 

Interface ng Tela ng FPGA – Ito ang data interface sa pagitan ng FDDR at ng FPGA na disenyo. Dahil ang FDDR ay memory controller, nilayon itong maging alipin sa isang AXI o AHB bus. Ang Master ng bus ay nagpasimula ng mga transaksyon sa bus, na kung saan ay binibigyang-kahulugan ng FDDR bilang mga transaksyon sa memorya at ipinapaalam sa off-chip na DDR Memory. Ang mga opsyon sa interface ng tela ng FDDR ay:

• Paggamit ng AXI-64 Interface – Isang master ang nag-access sa FDDR sa pamamagitan ng 64-bit\ AXI interface.
• Paggamit ng Single AHB-32 Interface – Isang master ang nag-access sa FDDR sa pamamagitan ng isang 32-bit AHB interface.
• Paggamit ng Dalawang AHB-32 Interface – Dalawang master ang nag-access sa FDDR gamit ang dalawang 32-bit na AHB interface.

FPGA CLOCK Divisor – Tinutukoy ang frequency ratio sa pagitan ng DDR Controller clock (CLK_FDDR) at ang orasan na kumokontrol sa fabric interface (CLK_FIC64). Ang dalas ng CLK_FIC64 ay dapat na katumbas ng dalas ng AHB/AXI subsystem na konektado sa interface ng FDDR AHB/AXI bus. Para kay exampAt, kung mayroon kang DDR RAM na tumatakbo sa 200 MHz at ang iyong Fabric/AXI Subsystem ay tumatakbo sa 100 MHz, dapat kang pumili ng divisor ng 2 (Figure 1-2).

Figure 1-2 • Mga Setting ng Interface ng Tela – AXI Interface at FDDR Clock Divisor Agreement

Gumamit ng Tela PLL LOCK – Kung ang CLK_BASE ay nagmula sa isang Fabric CCC, maaari mong ikonekta ang tela na CCC LOCK output sa FDDR FAB_PLL_LOCK input. Ang CLK_BASE ay hindi matatag hangga't hindi nagla-lock ang Fabric CCC. Samakatuwid, inirerekomenda ng Microsemi na hawakan mo ang FDDR sa pag-reset (ibig sabihin, igiit ang CORE_RESET_N input) hanggang sa maging stable ang CLK_BASE. Ang LOCK output ng Fabric CCC ay nagpapahiwatig na ang Fabric CCC output clocks ay stable. Sa pamamagitan ng pagsuri sa opsyong Gamitin ang FAB_PLL_LOCK, maaari mong ilantad ang FAB_PLL_LOCK input port ng FDDR. Maaari mong ikonekta ang LOCK output ng Fabric CCC sa FAB_PLL_LOCK input ng FDDR.

Lakas ng IO Drive 

Pumili ng isa sa mga sumusunod na lakas ng drive para sa iyong DDR I/O's:

• Lakas ng Half Drive
• Buong Lakas ng Drive

Depende sa uri ng iyong DDR Memory at sa Lakas ng I/O na iyong pinili, itinatakda ng Libero SoC ang DDR I/O Standard para sa iyong FDDR system tulad ng sumusunod:

Uri ng DDR Memory	Lakas ng Half Drive	Buong Lakas ng Drive
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

Paganahin ang Mga Pagkagambala 

Ang FDDR ay may kakayahang magtaas ng mga interrupt kapag natugunan ang ilang mga paunang-natukoy na kundisyon. Lagyan ng check ang Enable Interrupts sa FDDR configurator kung gusto mong gamitin ang mga interrupt na ito sa iyong application.
Inilalantad nito ang mga interrupt na signal sa instance ng FDDR. Maaari mong ikonekta ang mga interrupt na signal na ito ayon sa kailangan ng iyong disenyo. Available ang mga sumusunod na signal ng Interrupt at ang kanilang mga paunang kondisyon:

• FIC_INT – Nabuo kapag may error sa transaksyon sa pagitan ng Master at ng FDDR
• IO_CAL_INT – Nagbibigay-daan sa iyong i-recalibrate ang mga DDR I/O sa pamamagitan ng pagsulat sa mga register ng DDR controller sa pamamagitan ng interface ng configuration ng APB. Kapag kumpleto na ang pagkakalibrate, itataas ang interrupt na ito. Para sa mga detalye tungkol sa I/O recalibration, sumangguni sa Microsemi SmartFusion2 Users Guide.
• PLL_LOCK_INT – Isinasaad na ang FDDR FPLL ay naka-lock
• PLL_LOCKLOST_INT – Isinasaad na ang FDDR FPLL ay nawalan ng lock
• FDDR_ECC_INT – Nagsasaad ng isa o dalawang-bit na error na nakita

Dalas ng Orasan ng Tela 

Pagkalkula ng dalas ng orasan batay sa iyong kasalukuyang dalas ng Orasan at CLOCK divisor, na ipinapakita sa MHz.
Fabric Clock Frequency (sa MHz) = Clock Frequency / CLOCK divisor

Bandwidth ng Memory 

Pagkalkula ng memory bandwidth batay sa iyong kasalukuyang halaga ng Dalas ng Orasan sa Mbps.
Bandwidth ng Memorya (sa Mbps) = 2 * Dalas ng Orasan

Kabuuang Bandwidth

Kabuuang pagkalkula ng bandwidth batay sa iyong kasalukuyang Dalas ng Orasan, Lapad ng Data at CLOCK divisor, sa Mbps.
Kabuuang Bandwidth (sa Mbps) = (2 * Dalas ng Orasan * Lapad ng Data) / CLOCK Divisor

Configuration ng FDDR Controller

Kapag ginamit mo ang Fabric DDR Controller upang ma-access ang isang panlabas na DDR Memory, ang DDR Controller ay dapat na i-configure sa runtime. Ginagawa ito sa pamamagitan ng pagsusulat ng data ng configuration sa nakalaang mga register ng configuration ng DDR controller. Ang data ng pagsasaayos na ito ay nakasalalay sa mga katangian ng panlabas na memorya ng DDR at ang iyong aplikasyon. Inilalarawan ng seksyong ito kung paano ilagay ang mga parameter ng configuration na ito sa FDDR controller configurator at kung paano pinamamahalaan ang data ng configuration bilang bahagi ng pangkalahatang solusyon sa Peripheral Initialization. Sumangguni sa Gabay sa Gumagamit ng Peripheral Initialization para sa detalyadong impormasyon tungkol sa solusyon sa Peripheral Initialization.

Mga Rehistro ng Kontrol ng DDR ng Tela 

Ang Fabric DDR Controller ay may set ng mga register na kailangang i-configure sa runtime. Ang mga halaga ng pagsasaayos para sa mga rehistrong ito ay kumakatawan sa iba't ibang mga parameter (para sa halample, DDR mode, PHY width, burst mode, ECC, atbp.). Para sa mga detalye tungkol sa mga register ng configuration ng DDR controller, sumangguni sa Microsemi SmartFusion2 User's Guide.

Configuration ng Mga Rehistro ng Tela ng DDR 

Gamitin ang Memory Initialization (Figure 2-1) at Memory Timing (Figure 2-2) na tab para maglagay ng mga parameter na tumutugma sa iyong DDR Memory at application. Ang mga halagang inilagay mo sa mga tab na ito ay awtomatikong isinasalin sa naaangkop na mga halaga ng pagpaparehistro. Kapag nag-click ka sa isang partikular na parameter, ang kaukulang rehistro nito ay inilarawan sa Window ng Paglalarawan ng Rehistro (Figure 1-1 sa pahina 4).

Figure 2-1 • Configuration ng FDDR – Tab ng Memory Initialization

Figure 2-2 • Configuration ng FDDR – Tab ng Timing ng Memory

Pag-import ng DDR Configuration Files

Bilang karagdagan sa pagpasok ng mga parameter ng DDR Memory gamit ang Memory Initialization at Timing tab, maaari kang mag-import ng mga halaga ng rehistro ng DDR mula sa isang file. Upang gawin ito, i-click ang pindutan ng Import Configuration at mag-navigate sa teksto file naglalaman ng mga pangalan at halaga ng rehistro ng DDR. Ipinapakita ng Figure 2-3 ang syntax ng configuration ng pag-import.

Figure 2-3 • DDR Register Configuration File Syntax

Tandaan: Kung pipiliin mong mag-import ng mga halaga ng rehistro sa halip na ilagay ang mga ito gamit ang GUI, dapat mong tukuyin ang lahat ng kinakailangang halaga ng rehistro. Sumangguni sa SmartFusion2 User Guide para sa mga detalye

Pag-export ng DDR Configuration Files

Maaari mo ring i-export ang kasalukuyang data ng configuration ng rehistro sa isang text file. Ito file ay maglalaman ng mga halaga ng rehistro na na-import mo (kung mayroon man) pati na rin ang mga na-compute mula sa mga parameter ng GUI na iyong inilagay sa dialog box na ito.
Kung gusto mong i-undo ang mga pagbabagong ginawa mo sa configuration ng rehistro ng DDR, magagawa mo ito gamit ang Restore Default. Tinatanggal nito ang lahat ng data ng configuration ng rehistro at dapat mong i-import muli o muling ipasok ang data na ito. Ni-reset ang data sa mga halaga ng pag-reset ng hardware.

Binuo na Data 

I-click ang OK upang buuin ang configuration. Batay sa iyong input sa General, Memory Timing at Memory Initialization na tab, ang FDDR Configurator ay nag-compute ng mga value para sa lahat ng DDR configuration registers at nag-e-export ng mga value na ito sa iyong firmware project at simulation files. Ang na-export file ang syntax ay ipinapakita sa Figure 2-4.

Figure 2-4 • Exported DDR Register Configuration File Syntax

Firmware

Kapag nabuo mo ang SmartDesign, ang mga sumusunod files ay nabuo sa /firmware/ drivers_config/sys_config na direktoryo. Ang mga ito files ay kinakailangan para sa CMSIS firmware core upang mag-compile nang maayos at naglalaman ng impormasyon tungkol sa iyong kasalukuyang disenyo, kabilang ang peripheral configuration data at clock configuration information para sa MSS. Huwag i-edit ang mga ito files mano-mano, dahil nililikha ang mga ito sa tuwing ang iyong disenyo ng ugat ay muling nabuo.

• sys_config.c
• sys_config.h
• sys_config_mddr_define.h – MDDR configuration data.
• sys_config_fddr_define.h – FDDR configuration data.
• sys_config_mss_clocks.h – configuration ng mga orasan ng MSS

Simulation

Kapag nabuo mo ang SmartDesign na nauugnay sa iyong MSS, ang sumusunod na simulation files ay nabuo sa / simulation na direktoryo:

• pagsubok.bfm – Nangungunang antas ng BFM file na unang isinasagawa sa panahon ng anumang simulation na gumagamit ng SmartFusion2 MSS Cortex-M3 processor. Isinasagawa nito ang peripheral_init.bfm at user.bfm, sa ganoong pagkakasunud-sunod.
• peripheral_init.bfm – Naglalaman ng BFM procedure na tumutulad sa CMSIS::SystemInit() function na tumatakbo sa Cortex-M3 bago ka pumasok sa main() procedure. Kinokopya nito ang data ng configuration para sa anumang peripheral na ginamit sa disenyo sa tamang mga rehistro ng configuration ng peripheral at pagkatapos ay hihintayin na maging handa ang lahat ng peripheral bago igiit na magagamit ng user ang mga peripheral na ito.
• FDDR_init.bfm – Naglalaman ng BFM write command na gayahin ang pagsusulat ng Fabric DDR configuration register data na iyong inilagay (gamit ang Edit Registers dialog box) sa mga register ng DDR Controller.
• user.bfm – Inilaan para sa mga utos ng user. Maaari mong gayahin ang datapath sa pamamagitan ng pagdaragdag ng sarili mong mga command sa BFM dito file. Mga utos dito file ay isasagawa pagkatapos makumpleto ang peripheral_init.bfm.

Gamit ang files sa itaas, ang configuration path ay awtomatikong ginagaya. Kailangan mo lang i-edit ang user.bfm file upang gayahin ang datapath. Huwag i-edit ang test.bfm, peripheral_init.bfm, o MDDR_init.bfm filetulad ng mga ito files ay muling nilikha sa tuwing ang iyong root na disenyo ay muling nabuo.

Daan ng Configuration ng DDR ng Tela 

Ang solusyon sa Peripheral Initialization ay nangangailangan na, bilang karagdagan sa pagtukoy ng mga halaga ng rehistro ng configuration ng Fabric DDR, i-configure mo ang path ng data ng configuration ng APB sa MSS (FIC_2). Ang SystemInit() function ay nagsusulat ng data sa FDDR configuration registers sa pamamagitan ng FIC_2 APB interface.

Tandaan: Kung gumagamit ka ng System Builder ang configuration path ay nakatakda at awtomatikong nakakonekta.

Figure 2-5 • FIC_2 Configurator Overview

Upang i-configure ang interface ng FIC_2:

1. Buksan ang FIC_2 configurator dialog (Figure 2-5) mula sa MSS configurator.
2. Piliin ang I-initialize ang mga peripheral gamit ang Cortex-M3 na opsyon.
3. Siguraduhin na ang MSS DDR ay naka-check, gayundin ang mga bloke ng Fabric DDR/SERDES kung ginagamit mo ang mga ito.
4. I-click ang OK upang i-save ang iyong mga setting. Inilalantad nito ang mga port ng configuration ng FIC_2 (Clock, Reset, at APB bus interface), tulad ng ipinapakita sa Figure 2-6.
5. Bumuo ng MSS. Ang mga FIC_2 port (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK at FIC_2_APB_M_RESET_N) ay nakalabas na ngayon sa interface ng MSS at maaaring ikonekta sa CoreSF2Config at CoreSF2Reset ayon sa detalye ng Peripheral Initialization solution.

Larawan 2-6 • FIC_2 Mga Port

Paglalarawan ng Port

Mga Core na Port ng FDDR 

Talahanayan 3-1 • FDDR Core Ports

Pangalan ng Port	Direksyon	Paglalarawan
CORE_RESET_N	IN	I-reset ang FDDR Controller
CLK_BASE	IN	FDDR Fabric Interface Clock
FPLL_LOCK	LABAS	FDDR PLL Lock output – mataas kapag naka-lock ang FDDR PLL
CLK_BASE_PLL_LOCK	IN	Tela PLL Lock Input. Ang input na ito ay nakalantad lamang kapag napili ang opsyong Gamitin ang FAB_PLL_LOCK.

Interrupt Ports

Ang pangkat ng mga port na ito ay nakalantad kapag pinili mo ang opsyon na Paganahin ang Mga Interrupt.

Talahanayan 3-2 • Mga Interrupt Port

Pangalan ng Port	Direksyon	Paglalarawan
PLL_LOCK_INT	LABAS	Iginiit kapag nagla-lock ang FDDR PLL.
PLL_LOCKLOST_INT	LABAS	Iginiit kapag nawala ang FDDR PLL lock.
ECC_INT	LABAS	Iginiit kapag may nangyaring ECC Event.
IO_CALIB_INT	LABAS	Iginiit kapag kumpleto na ang pagkakalibrate ng I/O.
FIC_INT	LABAS	Iginiit kapag may error sa AHB/AXI protocol sa Fabric interface.

APB3 Configuration Interface 

Talahanayan 3-3 • Interface ng Configuration ng APB3

Pangalan ng Port	Direksyon	Paglalarawan
APB_S_PENABLE	IN	Paganahin ng Alipin
APB_S_PSEL	IN	Pumili ng Alipin
APB_S_PWRITE	IN	Isulat ang Paganahin
APB_S_PADDR[10:2]	IN	Address
APB_S_PWDATA[15:0]	IN	Sumulat ng Datos
APB_S_PREADY	LABAS	Alipin Handa
APB_S_PSLVERR	LABAS	Mali ng Alipin
APB_S_PRDATA[15:0]	LABAS	Basahin ang Data
APB_S_PRESET_N	IN	Pag-reset ng Alipin
APB_S_PCLK	IN	orasan

Interface ng DDR PHY 

Talahanayan 3-4 • DDR PHY Interface 

Pangalan ng Port	Direksyon	Paglalarawan
FDDR_CAS_N	LABAS	DRAM CASN
FDDR_CKE	LABAS	DRAM CKE
FDDR_CLK	LABAS	Relo, P side
FDDR_CLK_N	LABAS	Orasan, N gilid
FDDR_CS_N	LABAS	DRAM CSN
FDDR_ODT	LABAS	DRAM ODT
FDDR_RAS_N	LABAS	DRAM RASN
FDDR_RESET_N	LABAS	I-reset ang DRAM para sa DDR3
FDDR_WE_N	LABAS	DRAM WEN
FDDR_ADDR[15:0]	LABAS	Mga bit ng Dram Address
FDDR_BA[2:0]	LABAS	Address ng Dram Bank
FDDR_DM_RDQS[4:0]	INOUT	Dram Data Mask
FDDR_DQS[4:0]	INOUT	Dram Data Strobe Input/Output – P Gilid
FDDR_DQS_N[4:0]	INOUT	Dram Data Strobe Input/Output – N Gilid
FDDR_DQ[35:0]	INOUT	Input/Output ng DRAM Data
FDDR_FIFO_WE_IN[2:0]	IN	FIFO sa signal
FDDR_FIFO_WE_OUT[2:0]	LABAS	FIFO out signal
FDDR_DM_RDQS ([3:0]/[1:0]/[0])	INOUT	Dram Data Mask
FDDR_DQS ([3:0]/[1:0]/[0])	INOUT	Dram Data Strobe Input/Output – P Gilid
FDDR_DQS_N ([3:0]/[1:0]/[0])	INOUT	Dram Data Strobe Input/Output – N Gilid
FDDR_DQ ([31:0]/[15:0]/[7:0])	INOUT	Input/Output ng DRAM Data
FDDR_DQS_TMATCH_0_IN	IN	FIFO sa signal
FDDR_DQS_TMATCH_0_OUT	LABAS	FIFO out signal
FDDR_DQS_TMATCH_1_IN	IN	FIFO sa signal (32-bit lang)
FDDR_DQS_TMATCH_1_OUT	LABAS	FIFO out signal (32-bit lang)
FDDR_DM_RDQS_ECC	INOUT	Dram ECC Data Mask
FDDR_DQS_ECC	INOUT	Dram ECC Data Strobe Input/Output – P Side
FDDR_DQS_ECC_N	INOUT	Dram ECC Data Strobe Input/Output – N Gilid
FDDR_DQ_ECC ([3:0]/[1:0]/[0])	INOUT	Input/Output ng DRAM ECC Data
FDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO sa signal
FDDR_DQS_TMATCH_ECC_OUT	LABAS	ECC FIFO out signal (32-bit lang)

Tandaan: Ang mga lapad ng port para sa ilang mga port ay nagbabago depende sa pagpili ng lapad ng PHY. Ang notasyong “[a:0]/ [b:0]/[c:0]” ay ginagamit upang tukuyin ang mga naturang port, kung saan ang “[a:0]” ay tumutukoy sa lapad ng port kapag pinili ang isang 32-bit na lapad ng PHY , "[b:0]" ay tumutugma sa isang 16-bit na lapad ng PHY, at "[c:0]" ay tumutugma sa isang 8-bit na lapad ng PHY.

Interface ng AXI Bus 

Talahanayan 3-5 • AXI Bus Interface

Pangalan ng Port	Direksyon	Paglalarawan
AXI_S_AWREADY	LABAS	Isulat ang address handa na
AXI_S_WREADY	LABAS	Isulat ang address handa na
AXI_S_BID[3:0]	LABAS	ID ng tugon
AXI_S_BRESP[1:0]	LABAS	Sumulat ng tugon
AXI_S_BVALID	LABAS	Isulat ang sagot na wasto
AXI_S_ARREADY	LABAS	Read address ready na
AXI_S_RID[3:0]	LABAS	Basahin ang ID Tag
AXI_S_RRESP[1:0]	LABAS	Basahin ang Tugon
AXI_S_RDATA[63:0]	LABAS	Basahin ang data
AXI_S_RLAST	LABAS	Huling Basahin – Isinasaad ng signal na ito ang huling paglipat sa isang read burst.
AXI_S_RVALID	LABAS	Basahin ang address na wasto
AXI_S_AWID[3:0]	IN	Sumulat ng Address ID
AXI_S_AWADDR[31:0]	IN	Sumulat ng address
AXI_S_AWLEN[3:0]	IN	Haba ng pagsabog
AXI_S_AWSIZE[1:0]	IN	Laki ng pagsabog
AXI_S_AWBURST[1:0]	IN	Uri ng pagsabog
AXI_S_AWLOCK[1:0]	IN	Uri ng lock – Ang signal na ito ay nagbibigay ng karagdagang impormasyon tungkol sa mga atomic na katangian ng paglilipat.
AXI_S_AWVALID	IN	Isulat ang address na wasto
AXI_S_WID[3:0]	IN	Sumulat ng Data ID tag
AXI_S_WDATA[63:0]	IN	Sumulat ng data
AXI_S_WSTRB[7:0]	IN	Sumulat ng mga strobe
AXI_S_WLAST	IN	Isulat ang huli
AXI_S_WVALID	IN	Isulat ang wasto
AXI_S_BREADY	IN	Isulat nang handa
AXI_S_ARID[3:0]	IN	Basahin ang Address ID
AXI_S_ARADDR[31:0]	IN	Basahin ang address
AXI_S_ARLEN[3:0]	IN	Haba ng pagsabog
AXI_S_ARSIZE[1:0]	IN	Laki ng pagsabog
AXI_S_ARBURST[1:0]	IN	Uri ng pagsabog
AXI_S_ARLOCK[1:0]	IN	Uri ng Lock
AXI_S_ARVALID	IN	Basahin ang address na wasto
AXI_S_RREADY	IN	Read address ready na
Pangalan ng Port	Direksyon	Paglalarawan
AXI_S_CORE_RESET_N	IN	MDDR Global Reset
AXI_S_RMW	IN	Isinasaad kung ang lahat ng byte ng isang 64-bit na lane ay wasto para sa lahat ng beats ng isang AXI transfer. Isinasaad na ang lahat ng byte sa lahat ng mga beats ay wasto sa pagsabog at ang controller ay dapat mag-default na magsulat ng mga command. Isinasaad na ang ilang mga byte ay hindi wasto at ang controller ay dapat mag-default sa mga RMW command. Ito ay naiuri bilang isang AXI write address channel sideband signal at wasto sa AWVALID signal. Ginagamit lamang kapag ang ECC ay pinagana.

Interface ng Bus ng AHB0 

Talahanayan 3-6 • AHB0 Bus Interface 

Pangalan ng Port	Direksyon	Paglalarawan
AHB0_S_HREADYOUT	LABAS	Handa na ang alipin ng AHBL - Kapag ang mataas para sa isang pagsulat ay nagpapahiwatig na ang alipin ay handa nang tumanggap ng data at kapag ang mataas para sa isang pagbasa ay nagpapahiwatig na ang data ay wasto.
AHB0_S_HRESP	LABAS	Katayuan ng tugon ng AHBL – Kapag pinaandar nang mataas sa dulo ng isang transaksyon ay nagpapahiwatig na ang transaksyon ay nakumpleto na may mga error. Kapag hinihimok nang mababa sa dulo ng isang transaksyon ay nagpapahiwatig na ang transaksyon ay matagumpay na nakumpleto.
AHB0_S_HRDATA[31:0]	LABAS	AHBL read data - Basahin ang data mula sa alipin hanggang sa master
AHB0_S_HSEL	IN	AHBL slave select - Kapag iginiit, ang alipin ay ang kasalukuyang napiling AHBL na alipin sa AHB bus.
AHB0_S_HADDR[31:0]	IN	AHBL address – byte address sa interface ng AHBL
AHB0_S_HBURST[2:0]	IN	Haba ng Pagsabog ng AHBL
AHB0_S_HSIZE[1:0]	IN	Laki ng paglipat ng AHBL – Isinasaad ang laki ng kasalukuyang paglilipat (8/16/32 byte na mga transaksyon lamang)
AHB0_S_HTRANS[1:0]	IN	Uri ng paglipat ng AHBL – Isinasaad ang uri ng paglilipat ng kasalukuyang transaksyon.
AHB0_S_HMASTLOCK	IN	AHBL lock – Kapag iginiit ang kasalukuyang paglilipat ay bahagi ng isang naka-lock na transaksyon.
AHB0_S_HWRITE	IN	AHBL write - Kapag ang mataas ay nagpapahiwatig na ang kasalukuyang transaksyon ay isang write. Kapag mababa ay nagpapahiwatig na ang kasalukuyang transaksyon ay isang read.
AHB0_S_HREADY	IN	AHBL ready – Kapag mataas, ay nagpapahiwatig na ang alipin ay handa nang tumanggap ng bagong transaksyon.
AHB0_S_HWDATA[31:0]	IN	AHBL write data - Sumulat ng data mula sa master hanggang sa alipin

Interface ng Bus ng AHB1 

Talahanayan 3-7 • AHB1 Bus Interface

Pangalan ng Port	Direksyon	Paglalarawan
AHB1_S_HREADYOUT	LABAS	Handa na ang alipin ng AHBL – Kapag mataas para sa isang pagsulat, ipinapahiwatig na ang alipin ay handa nang tumanggap ng data, at kapag mataas para sa isang pagbasa, ipinapahiwatig na wasto ang data.
AHB1_S_HRESP	LABAS	Katayuan ng tugon ng AHBL – Kapag pinaandar nang mataas sa dulo ng isang transaksyon ay nagpapahiwatig na ang transaksyon ay nakumpleto na may mga error. Kapag humimok nang mababa sa dulo ng isang transaksyon, ipinapahiwatig na matagumpay na nakumpleto ang transaksyon.
AHB1_S_HRDATA[31:0]	LABAS	AHBL read data - Basahin ang data mula sa alipin hanggang sa master
AHB1_S_HSEL	IN	AHBL slave select - Kapag iginiit, ang alipin ay ang kasalukuyang napiling AHBL na alipin sa AHB bus.
AHB1_S_HADDR[31:0]	IN	AHBL address – byte address sa interface ng AHBL
AHB1_S_HBURST[2:0]	IN	Haba ng Pagsabog ng AHBL
AHB1_S_HSIZE[1:0]	IN	Laki ng paglipat ng AHBL – Isinasaad ang laki ng kasalukuyang paglilipat (8/16/32 byte na mga transaksyon lamang).
AHB1_S_HTRANS[1:0]	IN	Uri ng paglipat ng AHBL – Isinasaad ang uri ng paglilipat ng kasalukuyang transaksyon.
AHB1_S_HMASTLOCK	IN	AHBL lock – Kapag iginiit, ang kasalukuyang paglilipat ay bahagi ng isang naka-lock na transaksyon.
AHB1_S_HWRITE	IN	AHBL write - Kapag mataas, ay nagpapahiwatig na ang kasalukuyang transaksyon ay isang write. Kapag mababa, ay nagpapahiwatig na ang kasalukuyang transaksyon ay isang read.
AHB1_S_HREADY	IN	AHBL ready – Kapag mataas, ay nagpapahiwatig na ang alipin ay handa nang tumanggap ng bagong transaksyon.
AHB1_S_HWDATA[31:0]	IN	AHBL write data - Sumulat ng data mula sa master hanggang sa alipin

Suporta sa Produkto

Sinusuportahan ng Microsemi SoC Products Group ang mga produkto nito sa iba't ibang serbisyo ng suporta, kabilang ang Customer Service, Customer Technical Support Center, a website, electronic mail, at mga pandaigdigang opisina ng pagbebenta. Ang apendiks na ito ay naglalaman ng impormasyon tungkol sa pakikipag-ugnayan sa Microsemi SoC Products Group at paggamit ng mga serbisyong ito ng suporta.

Serbisyo sa Customer 

Makipag-ugnayan sa Customer Service para sa hindi teknikal na suporta sa produkto, gaya ng pagpepresyo ng produkto, pag-upgrade ng produkto, impormasyon sa pag-update, status ng order, at awtorisasyon.
Mula sa North America, tumawag sa 800.262.1060
Mula sa ibang bahagi ng mundo, tumawag sa 650.318.4460
Fax, mula saanman sa mundo, 408.643.6913

Customer Technical Support Center 

Ang Microsemi SoC Products Group ay may staff ng Customer Technical Support Center nito na may napakahusay na mga inhinyero na makakatulong sa pagsagot sa iyong mga tanong sa hardware, software, at disenyo tungkol sa Microsemi SoC Products. Ang Customer Technical Support Center ay gumugugol ng maraming oras sa paggawa ng mga tala ng aplikasyon, mga sagot sa mga karaniwang tanong sa ikot ng disenyo, dokumentasyon ng mga kilalang isyu, at iba't ibang FAQ. Kaya, bago ka makipag-ugnayan sa amin, mangyaring bisitahin ang aming mga online na mapagkukunan. Malamang na nasagot na namin ang iyong mga katanungan.

Teknikal na Suporta 

Bisitahin ang Customer Support weblugar (www.microsemi.com/soc/support/search/default.aspx) para sa karagdagang impormasyon at suporta. Maraming mga sagot na makukuha sa mahahanap web Kasama sa mapagkukunan ang mga diagram, mga larawan, at mga link sa iba pang mga mapagkukunan sa website.

Website

Maaari kang mag-browse ng iba't ibang teknikal at hindi teknikal na impormasyon sa home page ng SoC, sa www.microsemi.com/soc.

Pakikipag-ugnayan sa Customer Technical Support Center 

Ang mga napakahusay na inhinyero ay kawani ang Technical Support Center. Ang Technical Support Center ay maaaring makipag-ugnayan sa pamamagitan ng email o sa pamamagitan ng Microsemi SoC Products Group website.

Email

Maaari mong ipaalam ang iyong mga teknikal na tanong sa aming email address at makatanggap ng mga sagot pabalik sa pamamagitan ng email, fax, o telepono. Gayundin, kung mayroon kang mga problema sa disenyo, maaari mong i-email ang iyong disenyo files upang makatanggap ng tulong. Patuloy naming sinusubaybayan ang email account sa buong araw. Kapag ipinapadala ang iyong kahilingan sa amin, mangyaring tiyaking isama ang iyong buong pangalan, pangalan ng kumpanya, at impormasyon ng iyong contact para sa mahusay na pagproseso ng iyong kahilingan. Ang email address ng teknikal na suporta ay soc_tech@microsemi.com.

Aking Mga Kaso 

Maaaring isumite at subaybayan ng mga customer ng Microsemi SoC Products Group ang mga teknikal na kaso online sa pamamagitan ng pagpunta sa My Case

Sa labas ng US 

Ang mga customer na nangangailangan ng tulong sa labas ng mga time zone ng US ay maaaring makipag-ugnayan sa teknikal na suporta sa pamamagitan ng email (soc_tech@microsemi.com) o makipag-ugnayan sa isang lokal na tanggapan ng pagbebenta. Ang mga listahan ng opisina ng pagbebenta ay matatagpuan sa www.microsemi.com/soc/company/contact/default.aspx.

ITAR Teknikal na Suporta

Para sa teknikal na suporta sa RH at RT FPGAs na kinokontrol ng International Traffic in Arms Regulations (ITAR), makipag-ugnayan sa amin sa pamamagitan ng soc_tech_itar@microsemi.com. Bilang kahalili, sa loob ng Aking Mga Kaso, piliin ang Oo sa drop-down na listahan ng ITAR. Para sa kumpletong listahan ng ITAR-regulated Microsemi FPGAs, bisitahin ang ITAR web pahina.

Nag-aalok ang Microsemi Corporation (NASDAQ: MSCC) ng komprehensibong portfolio ng mga solusyon sa semiconductor para sa: aerospace, depensa at seguridad; negosyo at komunikasyon; at industriyal at alternatibong mga merkado ng enerhiya. Kasama sa mga produkto ang high-performance, high-reliability na analog at RF device, mixed signal at RF integrated circuits, mga nako-customize na SoC, FPGA, at kumpletong mga subsystem. Ang Microsemi ay headquartered sa Aliso Viejo, Calif. Matuto pa sa www.microsemi.com.

© 2014 Microsemi Corporation. Lahat ng karapatan ay nakalaan. Ang Microsemi at ang Microsemi logo ay mga trademark ng Microsemi Corporation. Ang lahat ng iba pang mga trademark at mga marka ng serbisyo ay pag-aari ng kani-kanilang mga may-ari.

Microsemi Corporate Headquarters
One Enterprise, Aliso Viejo CA 92656 USA
Sa loob ng USA: +1 949-380-6100
Benta: +1 949-380-6136
Fax: +1 949-215-4996

Mga Dokumento / Mga Mapagkukunan

Configuration ng Microsemi SmartFusion2 FPGA Fabric DDR Controller [pdf] Gabay sa Gumagamit SmartFusion2 FPGA Fabric DDR Controller Configuration, SmartFusion2, FPGA Fabric DDR Controller Configuration, Controller Configuration

Mga sanggunian

• User Manual