Microsemi SmartFusion2 FPGA Tissu DDR Kontwolè Konfigirasyon Gid Itilizatè

Microsemi SmartFusion2 FPGA Tissu DDR Kontwolè Konfigirasyon Gid Itilizatè

Kontni kache

1 Entwodiksyon

2 Twal ekstèn memwa DDR kontwolè Configurator

3 Konfigirasyon kontwolè FDDR

Entwodiksyon

SmartFusion2 FPGA a gen de contrôleur DDR entegre - youn aksesib atravè MSS la (MDDR) ak lòt la gen entansyon aksè dirèk nan FPGA Fabric (FDDR). MDDR ak FDDR tou de kontwole souvni DDR ki pa nan chip yo.
Pou konplètman konfigirasyon kontwolè Fabric DDR ou dwe:

Sèvi ak Konfigirasyon DDR Controller Memwa Ekstèn twal la pou konfigirasyon DDR Controller la, chwazi koòdone otobis datapath li yo (AXI oswa AHBLite), epi chwazi frekans revèy DDR la ak frekans revèy datapath twal la.

Mete valè rejis yo pou rejis kontwolè DDR yo pou matche ak karakteristik memwa DDR ekstèn ou yo.
Enstansye DDR twal la kòm yon pati nan yon aplikasyon itilizatè epi fè koneksyon datapath.

Konekte koòdone konfigirasyon APB kontwolè DDR a jan sa defini nan solisyon Inisyalizasyon Periferik la.

Twal ekstèn memwa DDR kontwolè Configurator

Yo itilize konfigirasyon twal la memwa ekstèn DDR (FDDR) pou konfigirasyon datapath an jeneral ak paramèt memwa ekstèn DDR pou Kontwolè DDR twal la.

Figi 1-1 • FDDR Configurator Overview

Anviwònman memwa

Sèvi ak Anviwònman memwa pou konfigirasyon opsyon memwa ou nan MDDR la.

Kalite memwa – LPDDR, DDR2, oswa DDR3
Done Lajè - 32-bit, 16-bit oswa 8-bit
Frekans revèy – Nenpòt valè (dezimal / fraksyon) nan seri a nan 20 MHz a 333 MHz

SECDED Pèmèt ECC - ON oswa OFF
Kat jeyografik adrès – {RANJ,BANK,KOOLÒN},{BANK,RANJY,KOOLÒN}

Anviwònman koòdone twal

FPGA twal entèfas - Sa a se koòdone done ant FDDR ak konsepsyon FPGA la. Paske FDDR a se yon kontwolè memwa, li gen entansyon pou yon esklav nan yon otobis AXI oswa AHB. Mèt otobis la kòmanse tranzaksyon otobis yo, ke FDDR entèprete yo kòm tranzaksyon memwa epi yo kominike ak memwa DDR ki pa nan chip la. Opsyon koòdone twal FDDR yo se:

Sèvi ak yon koòdone AXI-64 - Yon mèt jwenn aksè nan FDDR a atravè yon koòdone 64-bit\ AXI.

Sèvi ak yon sèl koòdone AHB-32 - Yon sèl mèt aksè FDDR a atravè yon sèl koòdone AHB 32-bit.
Sèvi ak de entèfas AHB-32 - De mèt jwenn aksè nan FDDR a lè l sèvi avèk de entèfas AHB 32-bit.

FPGA CLOCK Divizè – Espesifye rapò frekans ant revèy DDR Controller (CLK_FDDR) ak revèy ki kontwole koòdone twal la (CLK_FIC64). Frekans CLK_FIC64 a ta dwe egal ak subsistèm AHB/AXI ki konekte ak koòdone otobis FDDR AHB/AXI. Pou egzanpample, si ou gen yon RAM DDR ki kouri nan 200 MHz ak Subsystem Fabric/AXI ou a kouri nan 100 MHz, ou dwe chwazi yon divizyon 2 (Figi 1-2).

Figi 1-2 • Anviwònman Entèfas Twal – AXI Entèfas ak FDDR Clock Divisor Agreement

Sèvi ak twal PLL KLE – Si CLK_BASE soti nan yon CCC Fabric, ou ka konekte pwodiksyon an twal CCC LOCK ak opinyon FDDR FAB_PLL_LOCK. CLK_BASE pa estab jiskaske Fabric CCC fèmen. Se poutèt sa, Microsemi rekòmande pou ou kenbe FDDR a nan reset (sa vle di, afime opinyon CORE_RESET_N) jiskaske CLK_BASE estab. Pwodiksyon LOCK nan Fabric CCC endike ke revèy pwodiksyon Fabric CCC yo estab. Lè w tcheke opsyon Sèvi ak FAB_PLL_LOCK, ou ka ekspoze pò antre FAB_PLL_LOCK nan FDDR la. Lè sa a, ou ka konekte pwodiksyon LOCK nan CCC twal la ak opinyon FAB_PLL_LOCK nan FDDR la.

IO Drive fòs

Chwazi youn nan fòs kondwi sa yo pou I/O DDR ou yo:

Mwatye Drive fòs
Full Drive fòs

Tou depan de kalite memwa DDR ou a ak fòs I/O ou chwazi a, Libero SoC etabli DDR I/O Standard pou sistèm FDDR ou a jan sa a:

Kalite memwa DDR	Mwatye Drive fòs	Full Drive fòs
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

Pèmèt entèwonp

FDDR a kapab ogmante entèwonp lè sèten kondisyon predefini yo satisfè. Tcheke Pèmèt entèwonp nan konfigirasyon FDDR a si ou ta renmen itilize entèwonp sa yo nan aplikasyon w lan.
Sa a ekspoze siyal entèwonp yo sou egzanp FDDR la. Ou ka konekte siyal entèwonp sa yo jan konsepsyon ou mande. Siyal entèwonp sa yo ak kondisyon anvan yo disponib:

FIC_INT – Jenere lè gen yon erè nan tranzaksyon an ant Mèt la ak FDDR la
IO_CAL_INT – Pèmèt ou rekalibre DDR I/O lè w ekri nan rejis kontwolè DDR atravè koòdone konfigirasyon APB la. Lè kalibrasyon fini, entèwonp sa a leve. Pou plis detay sou rekalibrasyon I/O, al gade nan Gid Itilizatè Microsemi SmartFusion2.

PLL_LOCK_INT – Endike ke FDDR FPLL la fèmen
PLL_LOCKLOST_INT – Endike ke FDDR FPLL la pèdi fèmen
FDDR_ECC_INT – Endike yon sèl oswa de-bit erè te detekte

Twal revèy frekans

Kalkil frekans revèy ki baze sou frekans revèy ou ye kounye a ak divizyon CLOCK, ki parèt nan MHz.
Twal Clock Frequency (nan MHz) = Frekans Clock / CLOCK divizè

Bandwidth memwa

Kalkil bandwidth memwa ki baze sou valè frekans revèy ou ye kounye a an Mbps.
Bandwidth memwa (an Mbps) = 2 * Frekans revèy

Total Bandwidth

Kalkil total bandwidth ki baze sou frekans revèy ou ye kounye a, lajè done ak divizè revèy ou, an Mbps.
Total Bandwidth (an Mbps) = (2 * Frekans Revèy * Done Lajè) / CLOCK Divizè

Konfigirasyon kontwolè FDDR

Lè w itilize Fabric DDR Controller la pou jwenn aksè nan yon memwa DDR ekstèn, DDR Controller dwe konfigirasyon nan tan an. Sa fè lè w ekri done konfigirasyon yo nan rejis konfigirasyon kontwolè DDR dedye yo. Done konfigirasyon sa a depann sou karakteristik memwa DDR ekstèn ak aplikasyon w lan. Seksyon sa a dekri kijan pou antre nan paramèt konfigirasyon sa yo nan konfigirasyon kontwolè FDDR a ak kijan done konfigirasyon yo jere kòm yon pati nan solisyon an jeneral Inisyalizasyon periferik. Gade Gid Itilizatè Inisyalizasyon Periferik la pou jwenn enfòmasyon detaye sou solisyon Inisyalizasyon Periferik la.

Rejis kontwòl twal DDR

Kontwolè DDR twal la gen yon seri rejis ki bezwen konfigirasyon nan tan exécution. Valè konfigirasyon pou rejis sa yo reprezante diferan paramèt (pa egzanpample, mòd DDR, lajè PHY, mòd pete, ECC, elatriye). Pou plis detay sou anrejistreman konfigirasyon kontwolè DDR yo, al gade nan Gid Itilizatè Microsemi SmartFusion2.

Twal DDR anrejistre konfigirasyon

Sèvi ak onglet Inisyalizasyon memwa (Figi 2-1) ak Distribisyon memwa (Figi 2-2) pou antre nan paramèt ki koresponn ak memwa DDR ou ak aplikasyon an. Valè ou antre nan onglet sa yo otomatikman tradui nan valè rejis ki apwopriye yo. Lè w klike sou yon paramèt espesifik, rejis korespondan li a dekri nan Fenèt Deskripsyon Rejis la (Figi 1-1 nan paj 4).

Figi 2-1 • Konfigirasyon FDDR – Tab Inisyalizasyon memwa

Figi 2-2 • Konfigirasyon FDDR – Tab Memwa Distribisyon

Enpòte konfigirasyon DDR Files

Anplis de antre nan paramèt memwa DDR lè l sèvi avèk onglet Inisyalizasyon memwa ak Distribisyon, ou ka enpòte valè rejis DDR soti nan yon file. Pou fè sa, klike sou bouton Enpòte Konfigirasyon an epi ale nan tèks la file ki gen non ak valè rejis DDR. Figi 2-3 montre sentaks konfigirasyon enpòte.

Figi 2-3 • Konfigirasyon Rejis DDR File Sentaks

Nòt: Si w chwazi enpòte valè rejis olye ke w antre yo lè l sèvi avèk entèfas, ou dwe presize tout valè rejis ki nesesè yo. Gade Gid Itilizatè SmartFusion2 pou plis detay

Ekspòtasyon DDR Konfigirasyon Files

Ou kapab tou ekspòte done aktyèl konfigirasyon anrejistreman an nan yon tèks file. Sa a file pral genyen valè anrejistre ke ou te enpòte (si genyen) ansanm ak sa yo ki te kalkile nan paramèt GUI ou te antre nan bwat dyalòg sa a.
Si ou vle defèt chanjman ou te fè nan konfigirasyon rejis DDR a, ou ka fè sa ak Restore Default. Sa a efase tout done konfigirasyon enskri epi ou dwe swa re-enpòte oswa retounen done sa yo. Done yo reset nan valè yo reset pyès ki nan konpitè.

Done Jenere

Klike sou OK pou jenere konfigirasyon an. Dapre opinyon ou nan onglet Jeneral, Distribisyon memwa ak Inisyalizasyon memwa, FDDR Configurator kalkile valè pou tout anrejistreman konfigirasyon DDR yo epi ekspòte valè sa yo nan pwojè firmwèr ou ak simulation. files. Ekspòte a file sentaks yo montre nan Figi 2-4.

Figi 2-4 • Konfigirasyon Rejis DDR ekspòte File Sentaks

Firmware

Lè ou jenere SmartDesign la, sa ki annapre yo fileyo pwodwi nan /firmware/drivers_config/sys_config anyè. Sa yo fileyo obligatwa pou nwayo firmwèr CMSIS la konpile byen epi yo genyen enfòmasyon konsènan konsepsyon ou ye kounye a, ki gen ladan done konfigirasyon periferik ak enfòmasyon konfigirasyon revèy pou MSS la. Pa edite sa yo files manyèlman, jan yo rkree chak fwa konsepsyon rasin ou a rejenere.

sys_config.c
sys_config.h
sys_config_mddr_define.h – Done konfigirasyon MDDR.
sys_config_fddr_define.h – Done konfigirasyon FDDR.
sys_config_mss_clocks.h – konfigirasyon revèy MSS

Simulation

Lè ou jenere SmartDesign ki asosye ak MSS ou a, simulation sa a files yo pwodwi nan anyè /simulation:

tès.bfm - BFM siperyè file ki premye egzekite pandan nenpòt simulation ki fè egzèsis SmartFusion2 MSS Cortex-M3 processeur a. Li egzekite peripheral_init.bfm ak user.bfm, nan lòd sa a.
periferik_init.bfm – Gen pwosedi BFM ki imite fonksyon CMSIS::SystemInit() kouri sou Cortex-M3 la anvan ou antre nan pwosedi main(). Li kopye done yo konfigirasyon pou nenpòt periferik yo itilize nan konsepsyon an nan anrejistreman konfigirasyon periferik ki kòrèk yo epi li tann pou tout periferik yo pare anvan yo deklare ke itilizatè a ka itilize periferik sa yo.
FDDR_init.bfm – Gen kòmandman ekri BFM ki similye ekri done anrejistreman konfigirasyon Fabric DDR ou te antre (sèvi ak bwat dyalòg Edit Registers) nan rejis DDR Controller yo.
user.bfm - Gen entansyon pou kòmandman itilizatè. Ou ka simulation datapath la lè w ajoute pwòp kòmandman BFM ou nan sa a file. Kòmandman nan sa a file pral egzekite apre peripheral_init.bfm fini.

Sèvi ak la files pi wo a, chemen an konfigirasyon simulation otomatikman. Ou bezwen sèlman edit user.bfm la file pou simulation datapath la. Pa modifye test.bfm, peripheral_init.bfm, oswa MDDR_init.bfm. files tankou sa yo fileyo rkree chak fwa konsepsyon rasin ou a rejenere.

DDR konfigirasyon twal

Solisyon Inisyalizasyon periferik la mande pou, anplis de espesifye valè rejis konfigirasyon Fabric DDR, ou configured chemen done konfigirasyon APB nan MSS (FIC_2). Fonksyon SystemInit() ekri done yo nan rejis konfigirasyon FDDR yo atravè koòdone FIC_2 APB.

Nòt: Si w ap itilize System Builder chemen konfigirasyon an mete epi konekte otomatikman.

Figi 2-5 • FIC_2 Configurator Overview

Pou konfigirasyon koòdone FIC_2 la:

Louvri dyalòg konfigirasyon FIC_2 la (Figi 2-5) nan konfigirasyon MSS la.
Chwazi Inisyalize periferik yo lè l sèvi avèk opsyon Cortex-M3.
Asire w ke MSS DDR la tcheke, menm jan ak blòk twal DDR/SERDES si w ap itilize yo.
Klike sou OK pou konsève pou anviwònman ou yo. Sa a ekspoze pò konfigirasyon FIC_2 yo (Revèy, Reset, ak entèfas otobis APB), jan yo montre nan Figi 2-6.

Jenere MSS la. Pò FIC_2 yo (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK ak FIC_2_APB_M_RESET_N) yo ekspoze kounye a nan koòdone MSS la epi yo ka konekte ak CoreSF2Config ak CoreSF2Reset dapre spesifikasyon solisyon inisyalizasyon periferik la.

Figi 2-6 • Pò FIC_2

Deskripsyon Port

FDDR Nwayo Ports

Tablo 3-1 • Pò debaz FDDR yo

Non Port	Direksyon	Deskripsyon
CORE_RESET_N	IN	FDDR Kontwolè Reyajiste
CLK_BASE	IN	FDDR twal entèfas revèy
FPLL_LOCK	SOTI	FDDR PLL Fèmen pwodiksyon - segondè lè FDDR PLL fèmen
CLK_BASE_PLL_LOCK	IN	Twal PLL Lock Antre. Antre sa a parèt sèlman lè yo chwazi opsyon Sèvi ak FAB_PLL_LOCK.

Pò entèwonp

Gwoup pò sa yo ekspoze lè ou chwazi opsyon Pèmèt entèwonp yo.

Tablo 3-2 • Pò entèwonp

Non Port	Direksyon	Deskripsyon
PLL_LOCK_INT	SOTI	Afime lè FDDR PLL fèmen.
PLL_LOCKLOST_INT	SOTI	Afime lè fèmen FDDR PLL pèdi.
ECC_INT	SOTI	Afime lè yon Evènman ECC rive.
IO_CALIB_INT	SOTI	Afime lè kalibrasyon I/O fini.
FIC_INT	SOTI	Afime lè gen yon erè nan pwotokòl AHB/AXI sou koòdone twal la.

APB3 Konfigirasyon Entèfas

Tablo 3-3 • Entèfas Konfigirasyon APB3

Non Port	Direksyon	Deskripsyon
APB_S_PENABLE	IN	Pèmèt esklav
APB_S_PSEL	IN	Esklav Chwazi
APB_S_PWRITE	IN	Ekri Pèmèt
APB_S_PADDR[10:2]	IN	Adrès
APB_S_PWDATA[15:0]	IN	Ekri Done
APB_S_PREADY	SOTI	Esklav pare
APB_S_PSLVERR	SOTI	Erè esklav
APB_S_PRDATA[15:0]	SOTI	Li Done
APB_S_PRESET_N	IN	Reset esklav
APB_S_PCLK	IN	Revèy

DDR PHY Entèfas

Tablo 3-4 • Entèfas DDR PHY

Non Port	Direksyon	Deskripsyon
FDDR_CAS_N	SOTI	DRAM CASN
FDDR_CKE	SOTI	DRAM CKE
FDDR_CLK	SOTI	Revèy, bò P
FDDR_CLK_N	SOTI	Revèy, bò N
FDDR_CS_N	SOTI	DRAM CSN
FDDR_ODT	SOTI	DRAM ODT
FDDR_RAS_N	SOTI	DRAM RASN
FDDR_RESET_N	SOTI	Reyajiste DRAM pou DDR3
FDDR_WE_N	SOTI	DRAM WEN
FDDR_ADDR[15:0]	SOTI	Dram Adrès Bits
FDDR_BA[2:0]	SOTI	Adrès Bank Dram
FDDR_DM_RDQS[4:0]	INOUT	Dram Done Mask
FDDR_DQS[4:0]	INOUT	Dram Done Strobe Antre / Sòti - P Side
FDDR_DQS_N[4:0]	INOUT	Dram Done Strobe Antre / Sòti - N Side
FDDR_DQ[35:0]	INOUT	DRAM Done Antre / Sòti
FDDR_FIFO_WE_IN[2:0]	IN	FIFO nan siyal
FDDR_FIFO_WE_OUT[2:0]	SOTI	FIFO soti siyal
FDDR_DM_RDQS ([3:0]/[1:0]/[0])	INOUT	Dram Done Mask
FDDR_DQS ([3:0]/[1:0]/[0])	INOUT	Dram Done Strobe Antre / Sòti - P Side
FDDR_DQS_N ([3:0]/[1:0]/[0])	INOUT	Dram Done Strobe Antre / Sòti - N Side
FDDR_DQ ([31:0]/[15:0]/[7:0])	INOUT	DRAM Done Antre / Sòti
FDDR_DQS_TMATCH_0_IN	IN	FIFO nan siyal
FDDR_DQS_TMATCH_0_OUT	SOTI	FIFO soti siyal
FDDR_DQS_TMATCH_1_IN	IN	FIFO nan siyal (32-bit sèlman)
FDDR_DQS_TMATCH_1_OUT	SOTI	FIFO soti siyal (32-bit sèlman)
FDDR_DM_RDQS_ECC	INOUT	Dram ECC Done Mask
FDDR_DQS_ECC	INOUT	Dram ECC Done Strobe Antre / Sòti - P Side
FDDR_DQS_ECC_N	INOUT	Dram ECC Done Strobe Antre / Sòti - N Side
FDDR_DQ_ECC ([3:0]/[1:0]/[0])	INOUT	DRAM ECC Done Antre / Sòti
FDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO nan siyal
FDDR_DQS_TMATCH_ECC_OUT	SOTI	ECC FIFO soti siyal (32-bit sèlman)

Nòt: Lajè pò pou kèk pò chanje depann sou seleksyon an nan lajè a PHY. Notasyon "[a:0]/[b:0]/[c:0]" yo itilize pou endike pò sa yo, kote "[a:0]" refere a lajè pò a lè yo chwazi yon lajè PHY 32-bit. , "[b:0]" koresponn ak yon lajè PHY 16-bit, ak "[c:0]" koresponn ak yon lajè PHY 8-bit.

Entèfas otobis AXI

Tablo 3-5 • Entèfas Otobis AXI

Non Port	Direksyon	Deskripsyon
AXI_S_AWREADY	SOTI	Ekri adrès pare
AXI_S_WREADY	SOTI	Ekri adrès pare
AXI_S_BID[3:0]	SOTI	ID repons
AXI_S_BRESP[1:0]	SOTI	Ekri repons
AXI_S_BVALID	SOTI	Ekri repons valab
AXI_S_ARREADY	SOTI	Li adrès la pare
AXI_S_RID[3:0]	SOTI	Li ID Tag
AXI_S_RRESP[1:0]	SOTI	Li Repons
AXI_S_RDATA[63:0]	SOTI	Li done
AXI_S_RLAST	SOTI	Li Dènye - Siyal sa a endike dènye transfè a nan yon pete lekti.
AXI_S_RVALID	SOTI	Li adrès valab
AXI_S_AWID[3:0]	IN	Ekri adrès ID
AXI_S_AWADDR[31:0]	IN	Ekri adrès
AXI_S_AWLEN[3:0]	IN	Longè pete
AXI_S_AWSIZE[1:0]	IN	Gwosè pete
AXI_S_AWBURST[1:0]	IN	Kalite pete
AXI_S_AWLOCK[1:0]	IN	Kalite fèmen - Siyal sa a bay plis enfòmasyon sou karakteristik atomik transfè a.
AXI_S_AWVALID	IN	Ekri adrès valab
AXI_S_WID[3:0]	IN	Ekri idantifikasyon done tag
AXI_S_WDATA[63:0]	IN	Ekri done
AXI_S_WSTRB[7:0]	IN	Ekri strobes
AXI_S_WLAST	IN	Ekri dènye
AXI_S_WVALID	IN	Ekri valab
AXI_S_BREADY	IN	Ekri pare
AXI_S_ARID[3:0]	IN	Li ID adrès
AXI_S_ARADDR[31:0]	IN	Li adrès
AXI_S_ARLEN[3:0]	IN	Longè pete
AXI_S_ARSIZE[1:0]	IN	Gwosè pete
AXI_S_ARBURST[1:0]	IN	Kalite pete
AXI_S_ARLOCK[1:0]	IN	Kalite fèmen
AXI_S_ARVALID	IN	Li adrès valab
AXI_S_RREADY	IN	Li adrès la pare
Non Port	Direksyon	Deskripsyon
AXI_S_CORE_RESET_N	IN	MDDR Global Reset
AXI_S_RMW	IN	Endike si tout byte nan yon liy 64-bit yo valab pou tout bat nan yon transfè AXI. Endike ke tout bytes nan tout bat yo valab nan pete a ak kontwolè a ta dwe default ekri kòmandman yo. Endike ke kèk bytes pa valab ak kontwolè a ta dwe default nan kòmandman RMW. Sa a se klase kòm yon AXI ekri adrès chanèl sideband siyal epi li valab ak siyal la AWVALID.Sèlman itilize lè ECC pèmèt.

Entèfas otobis AHB0

Tablo 3-6 • Entèfas Otobis AHB0

Non Port	Direksyon	Deskripsyon
AHB0_S_HREADYOUT	SOTI	AHBL esklav pare - Lè segondè pou yon ekri endike esklav la pare pou aksepte done epi lè segondè pou yon lekti endike ke done yo valab.
AHB0_S_HRESP	SOTI	Estati repons AHBL - Lè yo kondwi wo nan fen yon tranzaksyon endike ke tranzaksyon an te konplete ak erè. Lè kondwi ba nan fen yon tranzaksyon endike ke tranzaksyon an te konplete avèk siksè.
AHB0_S_HRDATA[31:0]	SOTI	AHBL li done - Li done ki soti nan esklav la bay mèt la
AHB0_S_HSEL	IN	AHBL slave select – Lè yo afime, esklav la se esklav AHBL ki seleksyone kounye a nan otobis AHB a.
AHB0_S_HADDR[31:0]	IN	Adrès AHBL - adrès byte sou koòdone AHBL la
AHB0_S_HBURST[2:0]	IN	AHBL Longè pete
AHB0_S_HSIZE[1:0]	IN	Gwosè transfè AHBL - Endike gwosè transfè aktyèl la (tranzaksyon 8/16/32 byte sèlman)
AHB0_S_HTRANS[1:0]	IN	Kalite transfè AHBL - Endike kalite transfè tranzaksyon aktyèl la.
AHB0_S_HMASTLOCK	IN	AHBL fèmen - Lè yo deklare transfè aktyèl la se yon pati nan yon tranzaksyon fèmen.
AHB0_S_HWRITE	IN	AHBL ekri - Lè segondè endike ke tranzaksyon aktyèl la se yon ekri. Lè ba endike ke tranzaksyon aktyèl la se yon lekti.
AHB0_S_HREADY	IN	AHBL pare - Lè segondè, endike ke esklav la pare pou aksepte yon nouvo tranzaksyon.
AHB0_S_HWDATA[31:0]	IN	AHBL ekri done - Ekri done ki soti nan mèt la bay esklav la

Entèfas otobis AHB1

Tablo 3-7 • Entèfas Otobis AHB1

Non Port	Direksyon	Deskripsyon
AHB1_S_HREADYOUT	SOTI	AHBL esklav pare - Lè wo pou yon ekri, endike esklav la pare pou aksepte done, epi lè wo pou yon lekti, endike ke done yo valab.
AHB1_S_HRESP	SOTI	Estati repons AHBL - Lè yo kondwi wo nan fen yon tranzaksyon endike ke tranzaksyon an te konplete ak erè. Lè kondwi ba nan fen yon tranzaksyon, endike ke tranzaksyon an te konplete avèk siksè.
AHB1_S_HRDATA[31:0]	SOTI	AHBL li done - Li done ki soti nan esklav la bay mèt la
AHB1_S_HSEL	IN	AHBL slave select – Lè yo afime, esklav la se esklav AHBL ki seleksyone kounye a nan otobis AHB a.
AHB1_S_HADDR[31:0]	IN	Adrès AHBL - adrès byte sou koòdone AHBL la
AHB1_S_HBURST[2:0]	IN	AHBL Longè pete
AHB1_S_HSIZE[1:0]	IN	Gwosè transfè AHBL - Endike gwosè transfè aktyèl la (tranzaksyon 8/16/32 byte sèlman).
AHB1_S_HTRANS[1:0]	IN	Kalite transfè AHBL - Endike kalite transfè tranzaksyon aktyèl la.
AHB1_S_HMASTLOCK	IN	AHBL fèmen - Lè yo deklare, transfè aktyèl la se yon pati nan yon tranzaksyon fèmen.
AHB1_S_HWRITE	IN	AHBL ekri - Lè segondè, endike ke tranzaksyon aktyèl la se yon ekri. Lè ba, endike ke tranzaksyon aktyèl la se yon lekti.
AHB1_S_HREADY	IN	AHBL pare - Lè segondè, endike ke esklav la pare pou aksepte yon nouvo tranzaksyon.
AHB1_S_HWDATA[31:0]	IN	AHBL ekri done - Ekri done ki soti nan mèt la bay esklav la

Sipò pou pwodwi

Microsemi SoC Products Group apiye pwodwi li yo ak divès kalite sèvis sipò, tankou Sèvis Kliyan, Sant Sipò Teknik Kliyan, yon websit, lapòs elektwonik, ak biwo lavant atravè lemond. Anèks sa a gen enfòmasyon sou kontakte Microsemi SoC Products Group epi itilize sèvis sipò sa yo.

Sèvis Kliyan

Kontakte Sèvis Kliyan pou sipò pwodwi ki pa teknik, tankou pri pwodwi, amelyorasyon pwodwi, enfòmasyon aktyalizasyon, estati lòd, ak otorizasyon.
Soti nan Amerik di Nò, rele 800.262.1060
Soti nan rès mond lan, rele 650.318.4460
Fakse, nenpòt kote nan mond lan, 408.643.6913

Sant sipò teknik pou kliyan

Microsemi SoC Products Group bay Sant Sipò Teknik Kliyan li a ak enjenyè ki gen anpil ladrès ki ka ede reponn kesyon pyès ki nan konpitè, lojisyèl, ak konsepsyon ou sou pwodwi Microsemi SoC. Sant Sipò Teknik Kliyan an pase anpil tan pou kreye nòt aplikasyon, repons pou kesyon sik konsepsyon komen yo, dokimantasyon sou pwoblèm li te ye, ak plizyè FAQ. Se konsa, anvan ou kontakte nou, tanpri vizite resous sou entènèt nou yo. Li trè posib nou te deja reponn kesyon ou yo.

Sipò teknik

Vizite Sipò Kliyan an websit (www.microsemi.com/soc/support/search/default.aspx) pou plis enfòmasyon ak sipò. Anpil repons disponib sou rechèch la web resous gen ladan dyagram, ilistrasyon, ak lyen ki mennen nan lòt resous sou la websit.

Websit

Ou ka browse yon varyete enfòmasyon teknik ak enfòmasyon ki pa teknik sou paj lakay SoC, nan www.microsemi.com/soc.

Kontakte Sant Sipò Teknik Kliyan an

Enjenyè trè kalifye anplwaye Sant Sipò Teknik la. Ou ka kontakte Sant Sipò Teknik la pa imèl oswa atravè Microsemi SoC Products Group la websit.

Imèl

Ou ka kominike kesyon teknik ou yo nan adrès imel nou an epi resevwa repons pa imel, faks, oswa telefòn. Epitou, si ou gen pwoblèm konsepsyon, ou ka imèl konsepsyon ou files pou resevwa asistans. Nou toujou ap kontwole kont imel la pandan tout jounen an. Lè w ap voye demann ou an ba nou, tanpri asire w ke w mete non konplè w, non konpayi w, ak enfòmasyon kontak w pou w ka trete demann ou an efikas. Adrès imel sipò teknik la se soc_tech@microsemi.com.

Ka mwen yo

Kliyan Microsemi SoC Products Group ka soumèt epi swiv ka teknik yo sou Entènèt lè yo ale nan Ka mwen an

Deyò peyi Etazini

Kliyan ki bezwen asistans deyò zòn lè Etazini yo ka swa kontakte sipò teknik pa imel (soc_tech@microsemi.com) oswa kontakte yon biwo lavant lokal. Ou ka jwenn lis biwo lavant yo nan www.microsemi.com/soc/company/contact/default.aspx.

Sipò teknik ITAR

Pou sipò teknik sou FPGA RH ak RT ki reglemante pa Règleman Trafik Entènasyonal nan Zam (ITAR), kontakte nou via soc_tech_itar@microsemi.com. Altènativman, nan Ka mwen yo, chwazi Wi nan lis deroulant ITAR la. Pou jwenn yon lis konplè Microsemi FPGA ki reglemante ITAR, vizite ITAR la web paj.

Microsemi Corporation (NASDAQ: MSCC) ofri yon dosye konplè nan solisyon semi-conducteurs pou: ayewospasyal, defans ak sekirite; antrepriz ak kominikasyon; ak mache enèji endistriyèl ak altènatif. Pwodwi yo gen ladan aparèy analòg ak RF wo-pèfòmans, segondè fyab, siyal melanje ak sikwi entegre RF, SoCs customizable, FPGA, ak subsystems konplè. Microsemi gen biwo santral li nan Aliso Viejo, Kalifòni. Aprann plis nan www.microsemi.com.

Katye Jeneral Microsemi Corporate
One Enterprise, Aliso Viejo CA 92656 USA
Nan peyi Etazini: +1 949-380-6100
Komèsyal: +1 949-380-6136
Faks: +1 949-215-4996

Dokiman / Resous

Microsemi SmartFusion2 FPGA Fabric DDR Kontwolè Konfigirasyon [pdfGid Itilizatè
SmartFusion2 FPGA Fabric DDR Controller Configuration, SmartFusion2, FPGA Fabric DDR Controller Configuration, Controller Configuration

Referans

Manyèl itilizatè