Guia do usuário de configuração do controlador Microsemi SmartFusion2 FPGA Fabric DDR

Introdução

O FPGA SmartFusion2 possui dois controladores DDR integrados – um acessível via MSS (MDDR) e outro destinado ao acesso direto a partir do FPGA Fabric (FDDR). O MDDR e o FDDR controlam memórias DDR fora do chip.
Para configurar totalmente o controlador Fabric DDR, você deve:

1. Use o configurador do controlador DDR de memória externa de malha para configurar o controlador DDR, selecione sua interface de barramento de caminho de dados (AXI ou AHBLite) e selecione a frequência de clock DDR, bem como a frequência de clock do caminho de dados de malha.
2. Defina os valores de registro dos registros do controlador DDR para corresponder às características da memória DDR externa.
3. Instancie o Fabric DDR como parte de um aplicativo de usuário e faça conexões de caminho de dados.
4. Conecte a interface de configuração APB do controlador DDR conforme definido pela solução de inicialização periférica.

Configurador de controlador DDR de memória externa de tecido

O configurador Fabric External Memory DDR (FDDR) é usado para configurar o caminho de dados geral e os parâmetros de memória DDR externa para o Fabric DDR Controller.

Figura 1-1 • Configurador FDDR encerradoview

Configurações de memória 

Use Configurações de memória para configurar suas opções de memória no MDDR.

• Tipo de memória – LPDDR, DDR2 ou DDR3
• Largura dos dados – 32 bits, 16 bits ou 8 bits
• Freqüência do relógio – Qualquer valor (decimal/fracionário) na faixa de 20 MHz a 333 MHz
• ECC habilitado para SECDED - Ligado ou desligado
• Mapeamento de endereço – {LINHA,BANCO,COLUNA},{BANCO,LINHA,COLUNA}

Configurações de interface de malha 

Interface de malha FPGA – Esta é a interface de dados entre o projeto FDDR e FPGA. Como o FDDR é um controlador de memória, ele deve ser um escravo em um barramento AXI ou AHB. O Mestre do barramento inicia as transações do barramento, que por sua vez são interpretadas pelo FDDR como transações de memória e comunicadas à memória DDR fora do chip. As opções de interface de malha FDDR são:

• Usando uma interface AXI-64 – Um mestre acessa o FDDR através de uma interface AXI de 64 bits.
• Usando uma interface AHB-32 única – Um mestre acessa o FDDR através de uma interface AHB única de 32 bits.
• Usando duas interfaces AHB-32 – Dois mestres acessam o FDDR usando duas interfaces AHB de 32 bits.

Divisor de relógio FPGA – Especifica a relação de frequência entre o clock do controlador DDR (CLK_FDDR) e o clock que controla a interface de malha (CLK_FIC64). A frequência CLK_FIC64 deve ser igual àquela do subsistema AHB/AXI que está conectado à interface de barramento FDDR AHB/AXI. Para exampPor exemplo, se você tiver uma RAM DDR rodando a 200 MHz e seu subsistema Fabric/AXI rodando a 100 MHz, você deverá selecionar um divisor de 2 (Figura 1-2).

Figura 1-2 • Configurações de interface de malha – Acordo de interface AXI e divisor de relógio FDDR

Usar Tecido PLL TRANCAR – Se CLK_BASE for originado de um Fabric CCC, será possível conectar a saída Fabric CCC LOCK à entrada FDDR FAB_PLL_LOCK. CLK_BASE não é estável até que o Fabric CCC seja bloqueado. Portanto, a Microsemi recomenda que você mantenha o FDDR em reset (ou seja, afirme a entrada CORE_RESET_N) até que CLK_BASE esteja estável. A saída LOCK do Fabric CCC indica que os relógios de saída do Fabric CCC estão estáveis. Ao marcar a opção Usar FAB_PLL_LOCK, você pode expor a porta de entrada FAB_PLL_LOCK do FDDR. Você pode então conectar a saída LOCK do Fabric CCC à entrada FAB_PLL_LOCK do FDDR.

Força da unidade IO 

Selecione uma das seguintes potências de unidade para suas E/S DDR:

• Meia força de tração
• Força total de tração

Dependendo do tipo de memória DDR e da intensidade de E/S selecionada, o Libero SoC define o padrão de E/S DDR para o seu sistema FDDR da seguinte forma:

Tipo de memória DDR	Meia força de tração	Força total de tração
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

Habilitar interrupções 

O FDDR é capaz de gerar interrupções quando certas condições predefinidas são satisfeitas. Marque Habilitar interrupções no configurador FDDR se desejar usar essas interrupções em sua aplicação.
Isto expõe os sinais de interrupção na instância FDDR. Você pode conectar esses sinais de interrupção conforme seu projeto exigir. Os seguintes sinais de interrupção e suas pré-condições estão disponíveis:

• FIC_INT – Gerado quando há erro na transação entre o Master e o FDDR
• IO_CAL_INT – Permite recalibrar E/S DDR gravando nos registros do controlador DDR por meio da interface de configuração APB. Quando a calibração for concluída, esta interrupção será acionada. Para obter detalhes sobre a recalibração de E/S, consulte o Guia do usuário do Microsemi SmartFusion2.
• PLL_LOCK_INT – Indica que o FDDR FPLL foi bloqueado
• PLL_LOCKLOST_INT – Indica que o FDDR FPLL perdeu o bloqueio
• FDDR_ECC_INT – Indica que um erro de um ou dois bits foi detectado

Frequência do relógio de tecido 

Cálculo da frequência do clock com base na frequência do clock atual e no divisor CLOCK, exibido em MHz.
Frequência do clock da estrutura (em MHz) = Frequência do clock / divisor CLOCK

Largura de banda de memória 

Cálculo da largura de banda da memória com base no valor atual da frequência do relógio em Mbps.
Largura de banda da memória (em Mbps) = 2 * Frequência do relógio

Largura de banda total

Cálculo da largura de banda total com base na frequência de clock atual, largura de dados e divisor de CLOCK, em Mbps.
Largura de banda total (em Mbps) = (2 * Frequência do relógio * Largura de dados) / Divisor CLOCK

Configuração do controlador FDDR

Ao usar o controlador Fabric DDR para acessar uma memória DDR externa, o controlador DDR deve ser configurado em tempo de execução. Isso é feito gravando dados de configuração em registros de configuração de controlador DDR dedicados. Esses dados de configuração dependem das características da memória DDR externa e da sua aplicação. Esta seção descreve como inserir esses parâmetros de configuração no configurador do controlador FDDR e como os dados de configuração são gerenciados como parte da solução geral de inicialização periférica. Consulte o Guia do usuário de inicialização periférica para obter informações detalhadas sobre a solução de inicialização periférica.

Registros de controle DDR de tecido 

O controlador Fabric DDR possui um conjunto de registros que precisam ser configurados em tempo de execução. Os valores de configuração para esses registros representam parâmetros diferentes (por exemploamparquivo, modo DDR, largura PHY, modo burst, ECC, etc.). Para obter detalhes sobre os registros de configuração do controlador DDR, consulte o Guia do usuário do Microsemi SmartFusion2.

Configuração de registros DDR de malha 

Use as guias Memory Initialization (Figura 2-1) e Memory Timing (Figura 2-2) para inserir parâmetros que correspondam à sua memória DDR e aplicação. Os valores inseridos nessas guias são automaticamente convertidos nos valores de registro apropriados. Ao clicar em um parâmetro específico, seu registro correspondente é descrito na Janela Descrição do Registro (Figura 1-1 na página 4).

Figura 2-1 • Configuração FDDR – Guia Inicialização de Memória

Figura 2-2 • Configuração do FDDR – Guia Temporização da Memória

Importando configuração DDR Files

Além de inserir parâmetros de memória DDR usando as guias Inicialização de memória e Temporização, você pode importar valores de registro DDR de um file. Para fazer isso, clique no botão Importar configuração e navegue até o texto file contendo nomes e valores de registro DDR. A Figura 2-3 mostra a sintaxe da configuração de importação.

Figura 2-3 • Configuração do Registro DDR File Sintaxe

Observação: Se você optar por importar valores de registro em vez de inseri-los usando a GUI, deverá especificar todos os valores de registro necessários. Consulte o Guia do usuário do SmartFusion2 para obter detalhes

Exportando configuração DDR Files

Você também pode exportar os dados de configuração do registro atual para um arquivo de texto file. Esse file conterá valores de registro que você importou (se houver), bem como aqueles que foram calculados a partir dos parâmetros da GUI inseridos nesta caixa de diálogo.
Se quiser desfazer alterações feitas na configuração do registro DDR, você pode fazer isso com Restore Default. Isso exclui todos os dados de configuração do registro e você deve importá-los novamente ou inseri-los novamente. Os dados são redefinidos para os valores de redefinição de hardware.

Dados gerados 

Clique em OK para gerar a configuração. Com base na sua entrada nas guias Geral, Tempo de Memória e Inicialização de Memória, o Configurador FDDR calcula valores para todos os registros de configuração DDR e exporta esses valores para seu projeto de firmware e simulação fileS. O exportado file a sintaxe é mostrada na Figura 2-4.

Figura 2-4 • Configuração de registro DDR exportado File Sintaxe

Firmware

Ao gerar o SmartDesign, o seguinte files são gerados no diretório /firmware/ drivers_config/sys_config. Esses files são necessários para que o núcleo do firmware CMSIS seja compilado corretamente e contenha informações sobre seu projeto atual, incluindo dados de configuração de periféricos e informações de configuração de relógio para o MSS. Não edite estes files manualmente, pois eles são recriados toda vez que seu design raiz é regenerado.

• sys_config.c
• sys_config.h
• sys_config_mddr_define.h – dados de configuração do MDDR.
• sys_config_fddr_define.h – dados de configuração do FDDR.
• sys_config_mss_clocks.h – Configuração de relógios MSS

Simulação

Ao gerar o SmartDesign associado ao seu MSS, a seguinte simulação files são gerados no diretório /simulation:

• teste.bfm – BFM de nível superior file que é executado pela primeira vez durante qualquer simulação que exercite o processador SmartFusion2 MSS Cortex-M3. Ele executa periférico_init.bfm e user.bfm, nessa ordem.
• periférico_init.bfm – Contém o procedimento BFM que emula a função CMSIS::SystemInit() executada no Cortex-M3 antes de você inserir o procedimento main(). Ele copia os dados de configuração de qualquer periférico usado no projeto para os registros de configuração de periféricos corretos e então espera que todos os periféricos estejam prontos antes de afirmar que o usuário pode usar esses periféricos.
• FDDR_init.bfm – Contém comandos de gravação BFM que simulam gravações dos dados de registro de configuração DDR do Fabric que você inseriu (usando a caixa de diálogo Editar Registros) nos registros do Controlador DDR.
• usuário.bfm – Destinado a comandos do usuário. Você pode simular o caminho de dados adicionando seus próprios comandos BFM neste file. Comandos neste file será executado após a conclusão de periférico_init.bfm.

Usando o fileComo acima, o caminho de configuração é simulado automaticamente. Você só precisa editar o user.bfm file para simular o caminho de dados. Não edite test.bfm, periférico_init.bfm ou MDDR_init.bfm fileé como estes files são recriados sempre que seu design raiz é regenerado.

Caminho de configuração DDR de malha 

A solução Peripheral Initialization requer que, além de especificar valores de registro de configuração Fabric DDR, você configure o caminho de dados de configuração APB no MSS (FIC_2). A função SystemInit() grava os dados nos registradores de configuração FDDR através da interface FIC_2 APB.

Observação: Se você estiver usando o Integrador de Sistemas, o caminho de configuração será definido e conectado automaticamente.

Figura 2-5 • Configurador FIC_2 encerradoview

Para configurar a interface FIC_2:

1. Abra a caixa de diálogo do configurador FIC_2 (Figura 2-5) no configurador MSS.
2. Selecione a opção Inicializar periféricos usando Cortex-M3.
3. Certifique-se de que o MSS DDR esteja marcado, assim como os blocos Fabric DDR/SERDES, se você os estiver usando.
4. Clique em OK para salvar suas configurações. Isso expõe as portas de configuração FIC_2 (interfaces de barramento Clock, Reset e APB), conforme mostrado na Figura 2-6.
5. Gere o MSS. As portas FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK e FIC_2_APB_M_RESET_N) agora estão expostas na interface MSS e podem ser conectadas ao CoreSF2Config e CoreSF2Reset de acordo com a especificação da solução de inicialização periférica

Figura 2-6 • Portas FIC_2

Descrição da porta

Portas principais FDDR 

Tabela 3-1 • Portas principais do FDDR

Nome da porta	Direção	Descrição
CORE_RESET_N	IN	Reinicialização do controlador FDDR
CLK_BASE	IN	Relógio de interface de tecido FDDR
FPLL_LOCK	FORA	Saída FDDR PLL Lock – alta quando FDDR PLL está bloqueado
CLK_BASE_PLL_LOCK	IN	Entrada de bloqueio PLL de tecido. Esta entrada é exposta somente quando a opção Usar FAB_PLL_LOCK estiver selecionada.

Portas de interrupção

Este grupo de portas é exposto quando você seleciona a opção Habilitar interrupções.

Tabela 3-2 • Portas de interrupção

Nome da porta	Direção	Descrição
PLL_LOCK_INT	FORA	Afirma quando o FDDR PLL é bloqueado.
PLL_LOCKLOST_INT	FORA	Afirma quando o bloqueio FDDR PLL é perdido.
ECC_INT	FORA	Afirma quando ocorre um evento ECC.
IO_CALIB_INT	FORA	Afirma quando a calibração de E/S é concluída.
FIC_INT	FORA	Afirma quando há um erro no protocolo AHB/AXI na interface do Fabric.

Interface de configuração APB3 

Tabela 3-3 • Interface de configuração APB3

Nome da porta	Direção	Descrição
APB_S_PENABLE	IN	Ativar Escravo
APB_S_PSEL	IN	Seleção Escrava
APB_S_PWRITE	IN	Ativar Gravação
APB_S_PADDR[10:2]	IN	Endereço
APB_S_PWDATA[15:0]	IN	Escrever dados
APB_S_PREADY	FORA	Pronto para escravo
APB_S_PSLVERR	FORA	Erro escravo
APB_S_PRDATA[15:0]	FORA	Ler dados
APB_S_PRESET_N	IN	Redefinição de escravo
APB_S_PCLK	IN	Relógio

Interface FÍSICA DDR 

Tabela 3-4 • Interface DDR PHY 

Nome da porta	Direção	Descrição
FDDR_CAS_N	FORA	DRAM CASN
FDDR_CKE	FORA	DRAM CKE
FDDR_CLK	FORA	Relógio, lado P
FDDR_CLK_N	FORA	Relógio, lado N
FDDR_CS_N	FORA	DRAM CSN
FDDR_ODT	FORA	DRAM ODT
FDDR_RAS_N	FORA	DRAM RASN
FDDR_RESET_N	FORA	Redefinição de DRAM para DDR3
FDDR_WE_N	FORA	DRAM WEN
FDDR_ADDR[15:0]	FORA	Bits de endereço dram
FDDR_BA[2:0]	FORA	Endereço do Banco Dram
FDDR_DM_RDQS[4:0]	ENTRADA	DRAM Data Mask
FDDR_DQS[4:0]	ENTRADA	Dram Data Strobe Entrada/Saída - Lado P
FDDR_DQS_N[4:0]	ENTRADA	Dram Data Strobe Entrada/Saída - Lado N
FDDR_DQ[35:0]	ENTRADA	Entrada/saída de dados DRAM
FDDR_FIFO_WE_IN[2:0]	IN	FIFO no sinal
FDDR_FIFO_WE_OUT[2:0]	FORA	Sinal de saída FIFO
FDDR_DM_RDQS ([3:0]/[1:0]/[0])	ENTRADA	DRAM Data Mask
FDDR_DQS ([3:0]/[1:0]/[0])	ENTRADA	Dram Data Strobe Entrada/Saída - Lado P
FDDR_DQS_N ([3:0]/[1:0]/[0])	ENTRADA	Dram Data Strobe Entrada/Saída - Lado N
FDDR_DQ ([31:0]/[15:0]/[7:0])	ENTRADA	Entrada/saída de dados DRAM
FDDR_DQS_TMATCH_0_IN	IN	FIFO no sinal
FDDR_DQS_TMATCH_0_OUT	FORA	Sinal de saída FIFO
FDDR_DQS_TMATCH_1_IN	IN	FIFO no sinal (somente 32 bits)
FDDR_DQS_TMATCH_1_OUT	FORA	Sinal de saída FIFO (somente 32 bits)
FDDR_DM_RDQS_ECC	ENTRADA	Máscara de dados Dram ECC
FDDR_DQS_ECC	ENTRADA	Dram ECC Data Strobe Entrada/Saída – Lado P
FDDR_DQS_ECC_N	ENTRADA	Dram ECC Data Strobe Entrada/Saída - Lado N
FDDR_DQ_ECC ([3:0]/[1:0]/[0])	ENTRADA	Entrada/saída de dados DRAM ECC
FDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO no sinal
FDDR_DQS_TMATCH_ECC_OUT	FORA	Sinal de saída ECC FIFO (somente 32 bits)

Observação: As larguras de porta de algumas portas mudam dependendo da seleção da largura PHY. A notação “[a:0]/ [b:0]/[c:0]” é usada para denotar tais portas, onde “[a:0]” refere-se à largura da porta quando uma largura PHY de 32 bits é selecionada , “[b:0]” corresponde a uma largura PHY de 16 bits e “[c:0]” corresponde a uma largura PHY de 8 bits.

Interface de barramento AXI 

Tabela 3-5 • Interface de barramento AXI

Nome da porta	Direção	Descrição
AXI_S_AWREADY	FORA	Escreva o endereço pronto
AXI_S_WREADY	FORA	Escreva o endereço pronto
AXI_S_BID[3:0]	FORA	ID da resposta
AXI_S_BRESP[1:0]	FORA	Escrever resposta
AXI_S_BVALID	FORA	Escrever resposta válida
AXI_S_ARREADY	FORA	Ler endereço pronto
AXI_S_RID[3:0]	FORA	ID de leitura Tag
AXI_S_RRESP[1:0]	FORA	Ler resposta
AXI_S_RDATA[63:0]	FORA	Leia os dados
AXI_S_RLAST	FORA	Read Last – Este sinal indica a última transferência em uma sequência de leitura.
AXI_S_RVALID	FORA	Ler endereço válido
AXI_S_AWID[3:0]	IN	Escrever ID do endereço
AXI_S_AWADDR[31:0]	IN	Escrever endereço
AXI_S_AWLEN[3:0]	IN	Comprimento da rajada
AXI_S_AWSIZE[1:0]	IN	Tamanho da rajada
AXI_S_AWBURST[1:0]	IN	Tipo de explosão
AXI_S_AWLOCK[1:0]	IN	Tipo de bloqueio – Este sinal fornece informações adicionais sobre as características atômicas da transferência.
AXI_S_AWVALID	IN	Escrever endereço válido
AXI_S_WID[3:0]	IN	Gravar ID de dados tag
AXI_S_WDATA[63:0]	IN	Gravar dados
AXI_S_WSTRB[7:0]	IN	Escreva estroboscópios
AXI_S_WLAST	IN	Escreva por último
AXI_S_WVALID	IN	Escreva válido
AXI_S_BREADY	IN	Escreva pronto
AXI_S_ARID[3:0]	IN	Ler ID do endereço
AXI_S_ARADDR[31:0]	IN	Ler endereço
AXI_S_ARLEN[3:0]	IN	Comprimento da rajada
AXI_S_ARSIZE[1:0]	IN	Tamanho da rajada
AXI_S_ARBURST[1:0]	IN	Tipo de explosão
AXI_S_ARLOCK[1:0]	IN	Tipo de bloqueio
AXI_S_ARVALID	IN	Ler endereço válido
AXI_S_RREADY	IN	Ler endereço pronto
Nome da porta	Direção	Descrição
AXI_S_CORE_RESET_N	IN	Redefinição global do MDDR
AXI_S_RMW	IN	Indica se todos os bytes de uma pista de 64 bits são válidos para todos os batimentos de uma transferência AXI. Indica que todos os bytes em todas as batidas são válidos no burst e o controlador deve ser padronizado para escrever comandos. Indica que alguns bytes são inválidos e o controlador deve usar comandos RMW como padrão. Isso é classificado como um sinal de banda lateral do canal de endereço de gravação AXI e é válido com o sinal AWVALID. Usado somente quando o ECC está habilitado.

Interface de barramento AHB0 

Tabela 3-6 • Interface do barramento AHB0 

Nome da porta	Direção	Descrição
AHB0_S_HREADYOUT	FORA	Escravo AHBL pronto – Quando alto para gravação indica que o escravo está pronto para aceitar dados e quando alto para leitura indica que os dados são válidos.
AHB0_S_HRESP	FORA	Status de resposta AHBL – Quando elevado no final de uma transação indica que a transação foi concluída com erros. Quando reduzido no final de uma transação indica que a transação foi concluída com sucesso.
AHB0_S_HRDATA[31:0]	FORA	Dados de leitura AHBL – Ler dados do escravo para o mestre
AHB0_S_HSEL	IN	Seleção de escravo AHBL – Quando ativado, o escravo é o escravo AHBL atualmente selecionado no barramento AHB.
AHB0_S_HADDR[31:0]	IN	Endereço AHBL – endereço de byte na interface AHBL
AHB0_S_HBURST[2:0]	IN	Comprimento de explosão AHBL
AHB0_S_HSIZE[1:0]	IN	Tamanho da transferência AHBL – Indica o tamanho da transferência atual (somente transações de 8/16/32 bytes)
AHB0_S_HTRANS[1:0]	IN	Tipo de transferência AHBL – Indica o tipo de transferência da transação atual.
AHB0_S_HMASTLOCK	IN	Bloqueio AHBL – Quando afirmada, a transferência atual faz parte de uma transação bloqueada.
AHB0_S_HWRITE	IN	Gravação AHBL – Quando alto indica que a transação atual é uma gravação. Quando baixo indica que a transação atual é uma leitura.
AHB0_S_HREADY	IN	AHBL ready – Quando alto, indica que o escravo está pronto para aceitar uma nova transação.
AHB0_S_HWDATA[31:0]	IN	Gravação de dados AHBL – Grava dados do mestre para o escravo

Interface de barramento AHB1 

Tabela 3-7 • Interface do barramento AHB1

Nome da porta	Direção	Descrição
AHB1_S_HREADYOUT	FORA	Escravo AHBL pronto – Quando alto para gravação, indica que o escravo está pronto para aceitar dados, e quando alto para leitura, indica que os dados são válidos.
AHB1_S_HRESP	FORA	Status de resposta AHBL – Quando elevado no final de uma transação indica que a transação foi concluída com erros. Quando reduzido no final de uma transação, indica que a transação foi concluída com êxito.
AHB1_S_HRDATA[31:0]	FORA	Dados de leitura AHBL – Ler dados do escravo para o mestre
AHB1_S_HSEL	IN	Seleção de escravo AHBL – Quando ativado, o escravo é o escravo AHBL atualmente selecionado no barramento AHB.
AHB1_S_HADDR[31:0]	IN	Endereço AHBL – endereço de byte na interface AHBL
AHB1_S_HBURST[2:0]	IN	Comprimento de explosão AHBL
AHB1_S_HSIZE[1:0]	IN	Tamanho da transferência AHBL – Indica o tamanho da transferência atual (somente transações de 8/16/32 bytes).
AHB1_S_HTRANS[1:0]	IN	Tipo de transferência AHBL – Indica o tipo de transferência da transação atual.
AHB1_S_HMASTLOCK	IN	Bloqueio AHBL – Quando afirmado, a transferência atual faz parte de uma transação bloqueada.
AHB1_S_HWRITE	IN	Gravação AHBL – Quando alto, indica que a transação atual é uma gravação. Quando baixo, indica que a transação atual é uma leitura.
AHB1_S_HREADY	IN	AHBL ready – Quando alto, indica que o escravo está pronto para aceitar uma nova transação.
AHB1_S_HWDATA[31:0]	IN	Gravação de dados AHBL – Grava dados do mestre para o escravo

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Documentos / Recursos

Configuração do controlador Microsemi SmartFusion2 FPGA Fabric DDR [pdf] Guia do Usuário Configuração do controlador SmartFusion2 FPGA Fabric DDR, SmartFusion2, Configuração do controlador FPGA Fabric DDR, Configuração do controlador

Referências

• Manual do usuário