Korisnički vodič za konfiguraciju Microsemi SmartFusion2 FPGA Fabric DDR kontrolera

Korisnički vodič za konfiguraciju Microsemi SmartFusion2 FPGA Fabric DDR kontrolera

Sadržaj sakriti

1 Uvod

2 Fabric External Memory DDR Controller Configurator

3 Konfiguracija FDDR kontrolera

4 Port Description

5 Podrška za proizvode

6 Dokumenti / Resursi

6.1 Reference

7 Related Posts

Uvod

SmartFusion2 FPGA ima dva ugrađena DDR kontrolera – jedan je dostupan preko MSS-a (MDDR), a drugi namijenjen direktnom pristupu iz FPGA Fabric-a (FDDR). MDDR i FDDR kontroliraju DDR memorije van čipa.
Da biste u potpunosti konfigurirali Fabric DDR kontroler morate:

Koristite konfigurator DDR kontrolera Fabric eksterne memorije da konfigurišete DDR kontroler, izaberite njegov interfejs sabirnice putanje podataka (AXI ili AHBLite) i izaberite frekvenciju DDR takta kao i frekvenciju sata putanje podataka u fabrici.

Postavite vrijednosti registra za registre DDR kontrolera da odgovaraju vašim vanjskim karakteristikama DDR memorije.
Instancirajte Fabric DDR kao dio korisničke aplikacije i uspostavite veze sa putevima podataka.

Povežite APB konfiguracijski interfejs DDR kontrolera kako je definirano rješenjem za inicijalizaciju periferije.

Fabric External Memory DDR Controller Configurator

Konfigurator Fabric External Memory DDR (FDDR) konfigurator se koristi za konfigurisanje ukupne putanje podataka i parametara vanjske DDR memorije za Fabric DDR kontroler.

Slika 1-1 • FDDR konfigurator prekoview

Postavke memorije

Koristite postavke memorije da biste konfigurirali svoje memorijske opcije u MDDR-u.

Vrsta memorije – LPDDR, DDR2 ili DDR3
Širina podataka – 32-bitni, 16-bitni ili 8-bitni
Učestalost takta – Bilo koja vrijednost (decimalna/frakciona) u rasponu od 20 MHz do 333 MHz

SECDED Omogućen ECC – ON ili OFF
Address Mapping – {RED,BANK,KOLONA},{BANK,RED,KOLONA}

Postavke interfejsa tkanine

FPGA Fabric Interface – Ovo je podatkovni interfejs između FDDR i FPGA dizajna. Budući da je FDDR memorijski kontroler, namijenjen je da bude podređen na AXI ili AHB magistrali. Master sabirnice inicira transakcije magistrale, koje se zauzvrat tumače od strane FDDR kao memorijske transakcije i komuniciraju u DDR memoriju van čipa. Opcije interfejsa FDDR tkanine su:

Korišćenje AXI-64 interfejsa – Jedan master pristupa FDDR-u preko 64-bitnog\ AXI interfejsa.

Korišćenje jednog AHB-32 interfejsa – Jedan master pristupa FDDR preko jednog 32-bitnog AHB interfejsa.
Korišćenje dva AHB-32 interfejsa – Dva mastera pristupaju FDDR koristeći dva 32-bitna AHB interfejsa.

FPGA CLOCK Divisor – Određuje omjer frekvencije između sata DDR kontrolera (CLK_FDDR) i sata koji kontrolira interfejs tkanine (CLK_FIC64). Frekvencija CLK_FIC64 bi trebala biti jednaka frekvenciji AHB/AXI podsistema koji je povezan na FDDR AHB/AXI sučelje sabirnice. Za nprampDakle, ako imate DDR RAM koji radi na 200 MHz, a vaš Fabric/AXI podsistem radi na 100 MHz, morate odabrati djelitelj 2 (Slika 1-2).

Slika 1-2 • Postavke Fabric Interface – AXI Interface i FDDR Clock Divisor Ugovor

Koristite Fabric PLL LOCK – Ako je CLK_BASE izvor iz Fabric CCC, možete povezati izlaz CCC LOCK tkanine na FDDR FAB_PLL_LOCK ulaz. CLK_BASE nije stabilan dok se Fabric CCC ne zaključa. Stoga, Microsemi preporučuje da držite FDDR u resetovanju (tj. potvrdite CORE_RESET_N ulaz) dok CLK_BASE ne bude stabilan. LOCK izlaz Fabric CCC pokazuje da su izlazni taktovi Fabric CCC stabilni. Označavanjem opcije Koristi FAB_PLL_LOCK, možete otkriti FAB_PLL_LOCK ulazni port FDDR-a. Zatim možete povezati LOCK izlaz Fabric CCC na FAB_PLL_LOCK ulaz FDDR-a.

IO Drive Snaga

Odaberite jednu od sljedećih snaga pogona za vaše DDR I/O:

Pola pogonske snage
Puna snaga pogona

U zavisnosti od vašeg tipa DDR memorije i I/O snage koju odaberete, Libero SoC postavlja DDR I/O standard za vaš FDDR sistem na sljedeći način:

Tip DDR memorije	Pola pogonske snage	Puna snaga pogona
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

Omogući prekide

FDDR je sposoban podići prekide kada su zadovoljeni određeni unaprijed definirani uvjeti. Označite Omogući prekide u FDDR konfiguratoru ako želite koristiti ove prekide u svojoj aplikaciji.
Ovo izlaže signale prekida na instanci FDDR. Možete povezati ove signale prekida kako to zahtijeva vaš dizajn. Dostupni su sljedeći signali prekida i njihovi preduslovi:

FIC_INT – Generiše se kada postoji greška u transakciji između Master i FDDR
IO_CAL_INT – Omogućava vam da ponovo kalibrirate DDR I/O upisivanjem u registre DDR kontrolera preko APB konfiguracijskog sučelja. Kada je kalibracija završena, ovaj prekid se podiže. Za detalje o I/O rekalibraciji pogledajte Microsemi SmartFusion2 korisnički vodič.

PLL_LOCK_INT – Označava da je FDDR FPLL zaključan
PLL_LOCKLOST_INT – Označava da je FDDR FPLL izgubio zaključavanje
FDDR_ECC_INT – Označava da je otkrivena jednobitna ili dvobitna greška

Frekvencija takta tkanine

Izračun frekvencije sata na osnovu vaše trenutne frekvencije sata i djelitelja CLOCK, prikazanih u MHz.
Fabric Clock Frekvencija (u MHz) = Frekvencija sata / CLOCK djelitelj

Propusnost memorije

Izračun memorijskog propusnog opsega na osnovu vaše trenutne vrijednosti frekvencije sata u Mbps.
Memorijski propusni opseg (u Mbps) = 2 * frekvencija sata

Total Bandwidth

Izračun ukupnog propusnog opsega na osnovu vaše trenutne frekvencije sata, širine podataka i djelitelja CLOCK, u Mbps.
Ukupna propusnost (u Mbps) = (2 * frekvencija sata * širina podataka) / djelitelj sata

Konfiguracija FDDR kontrolera

Kada koristite Fabric DDR kontroler za pristup eksternoj DDR memoriji, DDR kontroler mora biti konfigurisan u toku rada. Ovo se radi upisivanjem konfiguracionih podataka u namenske registre konfiguracije DDR kontrolera. Ovi konfiguracijski podaci zavise od karakteristika vanjske DDR memorije i vaše aplikacije. Ovaj odjeljak opisuje kako unijeti ove konfiguracijske parametre u konfigurator FDDR kontrolera i kako se upravlja podacima o konfiguraciji kao dio cjelokupnog rješenja za inicijalizaciju periferije. Pogledajte Korisničko uputstvo za inicijalizaciju periferije za detaljne informacije o rješenju za inicijalizaciju periferije.

Fabric DDR kontrolni registri

Fabric DDR kontroler ima skup registara koji se moraju konfigurisati u toku rada. Vrijednosti konfiguracije za ove registre predstavljaju različite parametre (nprample, DDR mod, PHY širina, burst mod, ECC, itd.). Za detalje o registrima konfiguracije DDR kontrolera, pogledajte Microsemi SmartFusion2 korisnički priručnik.

Konfiguracija Fabric DDR registara

Koristite kartice Memory Initialization (Slika 2-1) i Memory Timing (Slika 2-2) da unesete parametre koji odgovaraju vašoj DDR memoriji i aplikaciji. Vrijednosti koje unesete u ove kartice se automatski prevode u odgovarajuće vrijednosti registra. Kada kliknete na određeni parametar, njegov odgovarajući registar je opisan u prozoru opisa registra (Slika 1-1 na stranici 4).

Slika 2-1 • FDDR konfiguracija – kartica za inicijalizaciju memorije

Slika 2-2 • FDDR konfiguracija – Kartica Memory Timing

Uvoz DDR konfiguracije Files

Pored unosa parametara DDR memorije pomoću kartica Inicijalizacija memorije i Tajming, možete uvesti vrijednosti DDR registra iz file. Da biste to učinili, kliknite na dugme Uvezi konfiguraciju i idite do teksta file koji sadrži imena i vrijednosti DDR registara. Slika 2-3 prikazuje sintaksu konfiguracije uvoza.

Slika 2-3 • Konfiguracija DDR registra File Sintaksa

Napomena: Ako odaberete da uvezete vrijednosti registra umjesto da ih unosite koristeći GUI, morate specificirati sve potrebne vrijednosti registra. Za detalje pogledajte Uputstvo za korisnike SmartFusion2

Izvoz DDR konfiguracije Files

Također možete izvesti trenutne konfiguracijske podatke registra u tekst file. Ovo file će sadržavati vrijednosti registra koje ste uvezli (ako ih ima) kao i one koje su izračunate iz GUI parametara koje ste unijeli u ovaj dijaloški okvir.
Ako želite da poništite promjene koje ste napravili u konfiguraciji DDR registra, to možete učiniti pomoću Restore Default. Ovo briše sve podatke o konfiguraciji registra i morate ili ponovo uvesti ili ponovo unijeti ove podatke. Podaci se vraćaju na vrijednosti hardverskog resetiranja.

Generisani podaci

Kliknite OK da generišete konfiguraciju. Na osnovu vašeg unosa u karticama General, Memory Timing i Memory Initialization, FDDR konfigurator izračunava vrijednosti za sve registre konfiguracije DDR-a i izvozi ove vrijednosti u vaš firmver projekat i simulaciju files. Izvezeno file sintaksa je prikazana na slici 2-4.

Slika 2-4 • Izvezena konfiguracija DDR registra File Sintaksa

Firmware

Kada generišete SmartDesign, slijedi sljedeće files se generiraju u direktoriju /firmware/ drivers_config/sys_config. Ove filePotrebni su da bi jezgro CMSIS firmvera pravilno kompajliralo i sadržavalo informacije o vašem trenutnom dizajnu, uključujući podatke o konfiguraciji periferije i informacije o konfiguraciji sata za MSS. Nemojte ih uređivati files ručno, jer se ponovo kreiraju svaki put kada se vaš root dizajn regeneriše.

sys_config.c
sys_config.h
sys_config_mddr_define.h – MDDR konfiguracijski podaci.
sys_config_fddr_define.h – FDDR konfiguracijski podaci.
sys_config_mss_clocks.h – konfiguracija MSS taktova

Simulacija

Kada generišete SmartDesign povezan sa vašim MSS, sledeća simulacija files se generiraju u /simulation direktoriju:

test.bfm – BFM najvišeg nivoa file koji se prvi put izvršava tokom bilo koje simulacije koja vježba SmartFusion2 MSS Cortex-M3 procesor. Izvršava peripheral_init.bfm i user.bfm, tim redoslijedom.
peripheral_init.bfm – Sadrži BFM proceduru koja emulira funkciju CMSIS::SystemInit() koja se izvodi na Cortex-M3 prije nego uđete u main() proceduru. Kopira konfiguracijske podatke za bilo koju periferiju koja se koristi u dizajnu u ispravne registre konfiguracije periferije i zatim čeka da sve periferije budu spremne prije nego što potvrdi da korisnik može koristiti ove periferije.
FDDR_init.bfm – Sadrži BFM naredbe pisanja koje simuliraju upisivanje podataka registra konfiguracije Fabric DDR koje ste unijeli (pomoću dijaloškog okvira Uredi registre) u registre DDR kontrolera.
user.bfm – Namijenjeno za korisničke komande. Možete simulirati putanju podataka dodavanjem vlastitih BFM komandi u ovo file. Naredbe u ovome file će se izvršiti nakon što peripheral_init.bfm završi.

Koristeći files gore, konfiguracijski put se simulira automatski. Trebate samo urediti user.bfm file za simulaciju putanje podataka. Nemojte uređivati test.bfm, peripheral_init.bfm ili MDDR_init.bfm files kao ovi files se ponovo kreiraju svaki put kada se vaš korijenski dizajn regenerira.

Fabric DDR konfiguracijska staza

Rješenje za inicijalizaciju periferije zahtijeva da, osim specificiranja vrijednosti registra konfiguracije Fabric DDR, konfigurirate stazu APB konfiguracijskih podataka u MSS-u (FIC_2). Funkcija SystemInit() upisuje podatke u FDDR konfiguracijske registre preko FIC_2 APB sučelja.

Napomena: Ako koristite System Builder, put konfiguracije se postavlja i povezuje automatski.

Slika 2-5 • FIC_2 konfigurator prekoview

Da konfigurišete FIC_2 interfejs:

Otvorite dijalog konfiguratora FIC_2 (slika 2-5) iz MSS konfiguratora.
Odaberite opciju Initialize peripherals using Cortex-M3.
Uvjerite se da je MSS DDR označen, kao i blokovi Fabric DDR/SERDES ako ih koristite.
Kliknite OK da sačuvate podešavanja. Ovo otkriva portove za konfiguraciju FIC_2 (sat, resetovanje i interfejs APB magistrale), kao što je prikazano na slici 2-6.

Generirajte MSS. FIC_2 portovi (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK i FIC_2_APB_M_RESET_N) su sada izloženi na MSS sučelju i mogu se povezati na CoreSF2Config i CoreSF2Reset prema specifikaciji rješenja za inicijalizaciju periferije

Slika 2-6 • FIC_2 Portovi

Port Description

FDDR Core Portovi

Tabela 3-1 • FDDR jezgro portovi

Port Name	Smjer	Opis
CORE_RESET_N	IN	Resetiranje FDDR kontrolera
CLK_BASE	IN	FDDR Fabric Interface Clock
FPLL_LOCK	OUT	FDDR PLL Lock izlaz – visok kada je FDDR PLL zaključan
CLK_BASE_PLL_LOCK	IN	Fabric PLL Lock Input. Ovaj ulaz je izložen samo kada je odabrana opcija Koristi FAB_PLL_LOCK.

Interrupt Ports

Ova grupa portova je izložena kada odaberete opciju Omogući prekide.

Tabela 3-2 • Portovi za prekid

Port Name	Smjer	Opis
PLL_LOCK_INT	OUT	Potvrđuje kada se FDDR PLL zaključava.
PLL_LOCKLOST_INT	OUT	Potvrđuje kada je FDDR PLL zaključavanje izgubljeno.
ECC_INT	OUT	Potvrđuje kada se dogodi ECC događaj.
IO_CALIB_INT	OUT	Potvrđuje kada je I/O kalibracija završena.
FIC_INT	OUT	Potvrđuje kada postoji greška u AHB/AXI protokolu na Fabric interfejsu.

APB3 konfiguracijski interfejs

Tablica 3-3 • APB3 konfiguracijski interfejs

Port Name	Smjer	Opis
APB_S_PENABLE	IN	Slave Enable
APB_S_PSEL	IN	Slave Select
APB_S_PWRITE	IN	Write Enable
APB_S_PADDR[10:2]	IN	Adresa
APB_S_PWDATA[15:0]	IN	Write Data
APB_S_PREADY	OUT	Slave Ready
APB_S_PSLVERR	OUT	Slave Error
APB_S_PRDATA[15:0]	OUT	Read Data
APB_S_PRESET_N	IN	Slave Reset
APB_S_PCLK	IN	Sat

DDR PHY interfejs

Tabela 3-4 • DDR PHY interfejs

Port Name	Smjer	Opis
FDDR_CAS_N	OUT	DRAM CASN
FDDR_CKE	OUT	DRAM CKE
FDDR_CLK	OUT	Sat, P strana
FDDR_CLK_N	OUT	Sat, N strana
FDDR_CS_N	OUT	DRAM CSN
FDDR_ODT	OUT	DRAM ODT
FDDR_RAS_N	OUT	DRAM RASN
FDDR_RESET_N	OUT	DRAM Reset za DDR3
FDDR_WE_N	OUT	DRAM WEN
FDDR_ADDR[15:0]	OUT	Dram Address bits
FDDR_BA[2:0]	OUT	Adresa Dram banke
FDDR_DM_RDQS[4:0]	INOUT	Dram Data Mask
FDDR_DQS[4:0]	INOUT	Dram Data Strobe ulaz/izlaz – P strana
FDDR_DQS_N[4:0]	INOUT	Dram Data Strobe ulaz/izlaz – N strana
FDDR_DQ[35:0]	INOUT	DRAM Ulaz/Izlaz podataka
FDDR_FIFO_WE_IN[2:0]	IN	FIFO u signalu
FDDR_FIFO_WE_OUT[2:0]	OUT	FIFO izlazni signal
FDDR_DM_RDQS ([3:0]/[1:0]/[0])	INOUT	Dram Data Mask
FDDR_DQS ([3:0]/[1:0]/[0])	INOUT	Dram Data Strobe ulaz/izlaz – P strana
FDDR_DQS_N ([3:0]/[1:0]/[0])	INOUT	Dram Data Strobe ulaz/izlaz – N strana
FDDR_DQ ([31:0]/[15:0]/[7:0])	INOUT	DRAM Ulaz/Izlaz podataka
FDDR_DQS_TMATCH_0_IN	IN	FIFO u signalu
FDDR_DQS_TMATCH_0_OUT	OUT	FIFO izlazni signal
FDDR_DQS_TMATCH_1_IN	IN	FIFO u signalu (samo 32-bitni)
FDDR_DQS_TMATCH_1_OUT	OUT	FIFO izlazni signal (samo 32-bitni)
FDDR_DM_RDQS_ECC	INOUT	Dram ECC Data Mask
FDDR_DQS_ECC	INOUT	Dram ECC Data Strobe ulaz/izlaz – P strana
FDDR_DQS_ECC_N	INOUT	Dram ECC Data Strobe ulaz/izlaz – N strana
FDDR_DQ_ECC ([3:0]/[1:0]/[0])	INOUT	DRAM ECC Ulaz/Izlaz podataka
FDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO u signalu
FDDR_DQS_TMATCH_ECC_OUT	OUT	ECC FIFO izlazni signal (samo 32-bitni)

Napomena: Širina portova za neke portove se mijenja ovisno o odabiru PHY širine. Oznaka "[a:0]/ [b:0]/[c:0]" se koristi za označavanje takvih portova, gdje se "[a:0]" odnosi na širinu porta kada je odabrana 32-bitna PHY širina , “[b:0]” odgovara 16-bitnoj PHY širini, a “[c:0]” odgovara 8-bitnoj PHY širini.

AXI Bus Interface

Tabela 3-5 • Interfejs AXI sabirnice

Port Name	Smjer	Opis
AXI_S_AWREADY	OUT	Upišite adresu spremno
AXI_S_WREADY	OUT	Upišite adresu spremno
AXI_S_BID[3:0]	OUT	ID odgovora
AXI_S_BRESP[1:0]	OUT	Napišite odgovor
AXI_S_BVALID	OUT	Napišite odgovor ispravan
AXI_S_ARREADY	OUT	Čitanje adrese spremno
AXI_S_RID[3:0]	OUT	Pročitaj ID Tag
AXI_S_RRESP[1:0]	OUT	Pročitajte odgovor
AXI_S_RDATA[63:0]	OUT	Pročitajte podatke
AXI_S_RLAST	OUT	Read Last – Ovaj signal označava posljednji prijenos u nizu čitanja.
AXI_S_RVALID	OUT	Pročitana adresa je važeća
AXI_S_AWID[3:0]	IN	Upišite ID adrese
AXI_S_AWADDR[31:0]	IN	Napišite adresu
AXI_S_AWLEN[3:0]	IN	Dužina praska
AXI_S_AWSIZE[1:0]	IN	Veličina praska
AXI_S_AWBURST[1:0]	IN	Burst type
AXI_S_AWLOCK[1:0]	IN	Tip zaključavanja – Ovaj signal pruža dodatne informacije o atomskim karakteristikama prijenosa.
AXI_S_AWVALID	IN	Upišite ispravnu adresu
AXI_S_WID[3:0]	IN	Upišite ID podataka tag
AXI_S_WDATA[63:0]	IN	Upišite podatke
AXI_S_WSTRB[7:0]	IN	Pišite strobe
AXI_S_WLAST	IN	Napiši zadnje
AXI_S_WVALID	IN	Napišite validno
AXI_S_BREADY	IN	Pišite spremno
AXI_S_ARID[3:0]	IN	Pročitajte ID adrese
AXI_S_ARADDR[31:0]	IN	Pročitaj adresu
AXI_S_ARLEN[3:0]	IN	Dužina praska
AXI_S_ARSIZE[1:0]	IN	Veličina praska
AXI_S_ARBURST[1:0]	IN	Burst type
AXI_S_ARLOCK[1:0]	IN	Tip brave
AXI_S_ARVALID	IN	Pročitana adresa je važeća
AXI_S_RREADY	IN	Čitanje adrese spremno
Port Name	Smjer	Opis
AXI_S_CORE_RESET_N	IN	MDDR Global Reset
AXI_S_RMW	IN	Označava da li su svi bajtovi 64-bitne trake važeći za sve taktove AXI prijenosa. Označava da su svi bajtovi u svim taktovima važeći u burst-u i da bi kontroler trebao zadano pisati komande. Označava da su neki bajtovi nevažeći i da bi kontroler trebao zadati RMW komande. Ovo je klasifikovano kao signal bočnog pojasa kanala AXI upisivanja i vrijedi sa AWVALID signalom. Koristi se samo kada je ECC omogućen.

Interfejs sabirnice AHB0

Tabela 3-6 • Interfejs sabirnice AHB0

Port Name	Smjer	Opis
AHB0_S_HREADYOUT	OUT	AHBL slave spreman – kada visoka vrijednost za upis označava da je slave spremna da prihvati podatke, a kada visoka vrijednost za čitanje označava da su podaci važeći.
AHB0_S_HRESP	OUT	AHBL status odgovora – Kada se na kraju transakcije poveća, znači da je transakcija završena s greškama. Kada se na kraju transakcije smanji, to znači da je transakcija uspješno završena.
AHB0_S_HRDATA[31:0]	OUT	AHBL read data – Čitanje podataka sa slave-a na master
AHB0_S_HSEL	IN	AHBL slave select – Kada se potvrdi, slave je trenutno odabrani AHBL slave na AHB sabirnici.
AHB0_S_HADDR[31:0]	IN	AHBL adresa – bajt adresa na AHBL interfejsu
AHB0_S_HBURST[2:0]	IN	AHBL Burst Length
AHB0_S_HSIZE[1:0]	IN	AHBL veličina prijenosa – Označava veličinu trenutnog prijenosa (samo transakcije od 8/16/32 bajta)
AHB0_S_HTRANS[1:0]	IN	AHBL tip prijenosa – Ukazuje na vrstu prijenosa trenutne transakcije.
AHB0_S_HMASTLOCK	IN	AHBL zaključavanje – Kada se potvrdi da je trenutni prijenos dio zaključane transakcije.
AHB0_S_HWRITE	IN	AHBL write – Kada je visoka označava da je trenutna transakcija upisivanje. Kada je nisko označava da je trenutna transakcija učitana.
AHB0_S_HREADY	IN	AHBL spreman – Kada je visok, označava da je slave spreman da prihvati novu transakciju.
AHB0_S_HWDATA[31:0]	IN	AHBL zapis podataka – Zapisivanje podataka s glavnog na slave

Interfejs sabirnice AHB1

Tabela 3-7 • Interfejs sabirnice AHB1

Port Name	Smjer	Opis
AHB1_S_HREADYOUT	OUT	AHBL slave spreman – kada je visok za upis, označava da je slave spreman da prihvati podatke, a kada je visok za čitanje, označava da su podaci važeći.
AHB1_S_HRESP	OUT	AHBL status odgovora – Kada se na kraju transakcije poveća, znači da je transakcija završena s greškama. Kada se smanji na kraju transakcije, označava da je transakcija uspješno završena.
AHB1_S_HRDATA[31:0]	OUT	AHBL read data – Čitanje podataka sa slave-a na master
AHB1_S_HSEL	IN	AHBL slave select – Kada se potvrdi, slave je trenutno odabrani AHBL slave na AHB sabirnici.
AHB1_S_HADDR[31:0]	IN	AHBL adresa – bajt adresa na AHBL interfejsu
AHB1_S_HBURST[2:0]	IN	AHBL Burst Length
AHB1_S_HSIZE[1:0]	IN	AHBL veličina prijenosa – Ukazuje na veličinu trenutnog prijenosa (samo transakcije od 8/16/32 bajta).
AHB1_S_HTRANS[1:0]	IN	AHBL tip prijenosa – Ukazuje na vrstu prijenosa trenutne transakcije.
AHB1_S_HMASTLOCK	IN	AHBL zaključavanje – Kada se potvrdi, trenutni prijenos je dio zaključane transakcije.
AHB1_S_HWRITE	IN	AHBL write – Kada je visoka, označava da je trenutna transakcija upisivanje. Kada je nizak, označava da je trenutna transakcija učitana.
AHB1_S_HREADY	IN	AHBL spreman – Kada je visok, označava da je slave spreman da prihvati novu transakciju.
AHB1_S_HWDATA[31:0]	IN	AHBL zapis podataka – Zapisivanje podataka s glavnog na slave

Podrška za proizvode

Microsemi SoC Products Group podržava svoje proizvode različitim uslugama podrške, uključujući korisničku podršku, centar za tehničku podršku korisnicima, websajt, elektronska pošta i prodajne kancelarije širom sveta. Ovaj dodatak sadrži informacije o kontaktiranju Microsemi SoC Products Group i korištenju ovih usluga podrške.

Služba za korisnike

Obratite se korisničkoj službi za netehničku podršku za proizvode, kao što su cijene proizvoda, nadogradnje proizvoda, ažurirane informacije, status narudžbe i autorizacija.
Iz Sjeverne Amerike pozovite 800.262.1060
Iz ostatka svijeta pozovite 650.318.4460
Fax, sa bilo kojeg mjesta na svijetu, 408.643.6913

Centar za tehničku podršku korisnicima

Microsemi SoC Products Group upošljava svoj Centar za tehničku podršku za korisnike sa visoko obučenim inženjerima koji mogu pomoći da odgovore na vaša pitanja o hardveru, softveru i dizajnu o Microsemi SoC proizvodima. Centar za tehničku podršku za korisnike troši mnogo vremena na kreiranje napomena o aplikaciji, odgovora na uobičajena pitanja ciklusa dizajna, dokumentacije poznatih problema i raznih često postavljanih pitanja. Stoga, prije nego što nas kontaktirate, posjetite naše online resurse. Vrlo je vjerovatno da smo već odgovorili na vaša pitanja.

Tehnička podrška

Posjetite korisničku podršku webstranica (www.microsemi.com/soc/support/search/default.aspx) za više informacija i podrške. Mnogi odgovori dostupni na pretraživačkoj mreži web resursi uključuju dijagrame, ilustracije i veze do drugih izvora na website.

Website

Možete pretraživati razne tehničke i netehničke informacije na početnoj stranici SoC-a, na adresi www.microsemi.com/soc.

Kontaktiranje Centra za tehničku podršku za korisnike

U Centru za tehničku podršku rade visokokvalifikovani inženjeri. Centar za tehničku podršku se može kontaktirati putem e-pošte ili preko Microsemi SoC Products Group website.

Email

Svoja tehnička pitanja možete poslati na našu adresu e-pošte i dobiti odgovore putem e-pošte, faksa ili telefona. Također, ako imate problema s dizajnom, možete poslati svoj dizajn e-poštom files da dobijete pomoć. Konstantno pratimo email nalog tokom dana. Kada nam šaljete svoj zahtjev, obavezno navedite svoje puno ime, naziv kompanije i svoje kontakt podatke za efikasnu obradu vašeg zahtjeva. Adresa elektronske pošte tehničke podrške je soc_tech@microsemi.com.

Moji slučajevi

Klijenti Microsemi SoC Products Group mogu podnijeti i pratiti tehničke slučajeve na mreži tako što će otići na My Case

Izvan SAD-a

Korisnici kojima je potrebna pomoć izvan vremenskih zona SAD-a mogu kontaktirati tehničku podršku putem e-pošte (soc_tech@microsemi.com) ili kontaktirajte lokalni prodajni ured. Oglase prodajnih ureda možete pronaći na www.microsemi.com/soc/company/contact/default.aspx.

ITAR tehnička podrška

Za tehničku podršku za RH i RT FPGA koji su regulisani propisima o međunarodnom prometu oružja (ITAR), kontaktirajte nas putem soc_tech_itar@microsemi.com. Alternativno, u okviru Moji predmeti, izaberite Da na padajućoj listi ITAR. Za kompletnu listu mikrosemi FPGA koje regulira ITAR, posjetite ITAR web stranica.

Microsemi Corporation (NASDAQ: MSCC) nudi sveobuhvatan portfolio poluprovodničkih rješenja za: svemir, odbranu i sigurnost; preduzeća i komunikacije; i tržišta industrijske i alternativne energije. Proizvodi uključuju analogne i RF uređaje visokih performansi, visokopouzdane, mešovite signalne i RF integrisane kola, prilagodljive SoC, FPGA i kompletne podsisteme. Microsemi ima sjedište u Aliso Viejo, Kalifornija. Saznajte više na www.microsemi.com.

Microsemi korporativno sjedište
One Enterprise, Aliso Viejo, CA 92656 SAD
Unutar SAD-a: +1 949-380-6100
prodaja: +1 949-380-6136
faks: +1 949-215-4996

Dokumenti / Resursi

Microsemi SmartFusion2 FPGA Fabric DDR konfiguracija kontrolera [pdf] Korisnički priručnik
SmartFusion2 FPGA Fabric DDR konfiguracija kontrolera, SmartFusion2, FPGA Fabric DDR konfiguracija kontrolera, konfiguracija kontrolera

Reference

Uputstvo za upotrebu