Guia d'usuari de configuració del controlador Microsemi SmartFusion2 FPGA Fabric DDR

Introducció

El SmartFusion2 FPGA té dos controladors DDR incrustats: un accessible mitjançant MSS (MDDR) i l'altre destinat a l'accés directe des del teixit FPGA (FDDR). El MDDR i el FDDR controlen les memòries DDR fora de xip.
Per configurar completament el controlador Fabric DDR, heu de:

1. Utilitzeu el configurador del controlador DDR de memòria externa de teixit per configurar el controlador DDR, seleccioneu la seva interfície de bus de ruta de dades (AXI o AHBLite) i seleccioneu la freqüència de rellotge DDR així com la freqüència de rellotge de ruta de dades de la tela.
2. Estableix els valors de registre dels registres del controlador DDR perquè coincideixin amb les característiques de la memòria DDR externa.
3. Instanciïu el Fabric DDR com a part d'una aplicació d'usuari i feu connexions de ruta de dades.
4. Connecteu la interfície de configuració APB del controlador DDR tal com es defineix a la solució d'inicialització de perifèrics.

Configurador de controlador DDR de memòria externa de teixit

El configurador Fabric External Memory DDR (FDDR) s'utilitza per configurar el camí de dades global i els paràmetres de memòria DDR externa per al controlador Fabric DDR.

Figura 1-1 • FDDR Configurator Overview

Configuració de la memòria 

Utilitzeu la configuració de memòria per configurar les opcions de memòria a l'MDDR.

• Tipus de memòria – LPDDR, DDR2 o DDR3
• Amplada de dades – 32 bits, 16 bits o 8 bits
• Freqüència del rellotge – Qualsevol valor (decimal/fraccional) en el rang de 20 MHz a 333 MHz
• SECDED ECC activat - ON o OFF
• Mapatge d'adreces – {ROW,BANK,COLUMN},{BANK,ROW,COLUMN}

Configuració de la interfície de teixit 

Interfície de teixit FPGA – Aquesta és la interfície de dades entre el disseny FDDR i FPGA. Com que el FDDR és un controlador de memòria, està pensat per ser un esclau en un bus AXI o AHB. El mestre de l'autobús inicia transaccions de bus, que al seu torn són interpretades pel FDDR com a transaccions de memòria i comunicades a la memòria DDR fora del xip. Les opcions de la interfície de teixit FDDR són:

• Ús d'una interfície AXI-64: un mestre accedeix al FDDR mitjançant una interfície AXI de 64 bits.
• Ús d'una interfície AHB-32 única: un mestre accedeix al FDDR mitjançant una única interfície AHB de 32 bits.
• Ús de dues interfícies AHB-32: dos mestres accedeixen al FDDR mitjançant dues interfícies AHB de 32 bits.

FPGA CLOCK Divisor – Especifica la relació de freqüència entre el rellotge del controlador DDR (CLK_FDDR) i el rellotge que controla la interfície de teixit (CLK_FIC64). La freqüència CLK_FIC64 ha de ser igual a la del subsistema AHB/AXI que està connectat a la interfície de bus FDDR AHB/AXI. Per exampsi teniu una memòria RAM DDR que funciona a 200 MHz i el vostre subsistema Fabric/AXI funciona a 100 MHz, heu de seleccionar un divisor de 2 (figura 1-2).

Figura 1-2 • Configuració de la interfície de teixit: interfície AXI i acord del divisor del rellotge FDDR

Utilitzeu tela PLL BLOC – Si CLK_BASE prové d'un CCC de teixit, podeu connectar la sortida CCC LOCK de la tela a l'entrada FDDR FAB_PLL_LOCK. CLK_BASE no és estable fins que el Fabric CCC es bloqueja. Per tant, Microsemi recomana mantenir el FDDR en restabliment (és a dir, afirmar l'entrada CORE_RESET_N) fins que CLK_BASE sigui estable. La sortida LOCK del Fabric CCC indica que els rellotges de sortida del Fabric CCC són estables. Si marqueu l'opció Utilitza FAB_PLL_LOCK, podeu exposar el port d'entrada FAB_PLL_LOCK del FDDR. A continuació, podeu connectar la sortida LOCK de Fabric CCC a l'entrada FAB_PLL_LOCK de l'FDDR.

Força de la unitat IO 

Seleccioneu una de les forces següents per a les vostres E/S DDR:

• Mitja força de conducció
• Força de conducció completa

En funció del tipus de memòria DDR i de la força d'E/S que seleccioneu, Libero SoC estableix l'estàndard d'E/S DDR per al vostre sistema FDDR de la següent manera:

Tipus de memòria DDR	Mitja força de conducció	Força de conducció completa
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

Activa les interrupcions 

El FDDR és capaç de generar interrupcions quan es compleixen determinades condicions predefinides. Marqueu Habilita interrupcions al configurador FDDR si voleu utilitzar aquestes interrupcions a la vostra aplicació.
Això exposa els senyals d'interrupció a la instància FDDR. Podeu connectar aquests senyals d'interrupció segons ho requereixi el vostre disseny. Els següents senyals d'interrupció i les seves condicions prèvies estan disponibles:

• FIC_INT – Es genera quan hi ha un error en la transacció entre el mestre i el FDDR
• IO_CAL_INT – Us permet recalibrar les E/S DDR escrivint als registres del controlador DDR mitjançant la interfície de configuració de l'APB. Quan s'ha completat el calibratge, s'activa aquesta interrupció. Per obtenir més informació sobre la recalibració d'E/S, consulteu la Guia d'usuari de Microsemi SmartFusion2.
• PLL_LOCK_INT – Indica que l'FDDR FPLL s'ha bloquejat
• PLL_LOCKLOST_INT – Indica que l'FDDR FPLL ha perdut el bloqueig
• FDDR_ECC_INT – Indica que s'ha detectat un error d'un o dos bits

Freqüència del rellotge de tela 

Càlcul de freqüència de rellotge basat en la vostra freqüència de rellotge actual i el divisor CLOCK, que es mostra en MHz.
Freqüència de rellotge de teixit (en MHz) = Freqüència de rellotge / divisor de rellotge

Ample de banda de memòria 

Càlcul de l'amplada de banda de la memòria en funció del valor actual de la freqüència de rellotge en Mbps.
Ample de banda de memòria (en Mbps) = 2 * Freqüència de rellotge

Ample de banda total

Càlcul de l'ample de banda total basat en la vostra freqüència de rellotge actual, l'amplada de dades i el divisor CLOCK, en Mbps.
Amplada de banda total (en Mbps) = (2 * Freqüència de rellotge * Amplada de dades) / Divisor CLOCK

Configuració del controlador FDDR

Quan utilitzeu el controlador DDR de Fabric per accedir a una memòria DDR externa, el controlador DDR s'ha de configurar en temps d'execució. Això es fa escrivint dades de configuració als registres dedicats de configuració del controlador DDR. Aquestes dades de configuració depenen de les característiques de la memòria DDR externa i de la vostra aplicació. Aquesta secció descriu com introduir aquests paràmetres de configuració al configurador del controlador FDDR i com es gestionen les dades de configuració com a part de la solució general d'inicialització de perifèrics. Consulteu la Guia de l'usuari d'inicialització de perifèrics per obtenir informació detallada sobre la solució d'inicialització de perifèrics.

Registres de control de DDR de teixit 

El controlador Fabric DDR té un conjunt de registres que s'han de configurar en temps d'execució. Els valors de configuració d'aquests registres representen diferents paràmetres (per example, mode DDR, amplada PHY, mode ràfega, ECC, etc.). Per obtenir més informació sobre els registres de configuració del controlador DDR, consulteu la Guia de l'usuari de Microsemi SmartFusion2.

Configuració dels registres DDR de la tela 

Utilitzeu les pestanyes Inicialització de memòria (Figura 2-1) i Temporització de memòria (Figura 2-2) per introduir els paràmetres que corresponen a la vostra memòria DDR i aplicació. Els valors que introduïu en aquestes pestanyes es tradueixen automàticament als valors de registre adequats. Quan feu clic a un paràmetre específic, el seu registre corresponent es descriu a la finestra de descripció del registre (Figura 1-1 a la pàgina 4).

Figura 2-1 • Configuració FDDR: pestanya Inicialització de memòria

Figura 2-2 • Configuració FDDR: pestanya de temporització de memòria

Importació de la configuració DDR Files

A més d'introduir els paràmetres de memòria DDR mitjançant les pestanyes Inicialització de memòria i Temporització, podeu importar valors de registre DDR des d'un file. Per fer-ho, feu clic al botó Importa la configuració i navegueu fins al text file que conté noms i valors de registre DDR. La figura 2-3 mostra la sintaxi de configuració d'importació.

Figura 2-3 • Configuració del registre DDR File Sintaxi

Nota: Si trieu importar valors de registre en lloc d'introduir-los mitjançant la GUI, heu d'especificar tots els valors de registre necessaris. Consulteu la Guia d'usuari de SmartFusion2 per obtenir més informació

Exportació de la configuració DDR Files

També podeu exportar les dades de configuració del registre actual en un text file. Això file contindrà els valors de registre que heu importat (si n'hi ha) així com els que s'han calculat a partir dels paràmetres de la GUI que heu introduït en aquest quadre de diàleg.
Si voleu desfer els canvis que heu fet a la configuració del registre DDR, podeu fer-ho amb Restaurar valors predeterminats. Això suprimeix totes les dades de configuració del registre i heu de tornar a importar o tornar a introduir aquestes dades. Les dades es restableixen als valors de restabliment del maquinari.

Dades generades 

Feu clic a D'acord per generar la configuració. A partir de la vostra entrada a les pestanyes General, Temporització de memòria i Inicialització de memòria, el configurador FDDR calcula els valors per a tots els registres de configuració DDR i exporta aquests valors al vostre projecte de microprogramari i simulació. files. L'exportat file la sintaxi es mostra a la figura 2-4.

Figura 2-4 • Configuració del registre DDR exportat File Sintaxi

Firmware

Quan genereu l'SmartDesign, el següent files es generen al directori /firmware/drivers_config/sys_config. Aquests fileEs necessiten s perquè el nucli del microprogramari CMSIS es compile correctament i contingui informació sobre el vostre disseny actual, incloses les dades de configuració del perifèric i la informació de configuració del rellotge per al MSS. No editeu aquests files manualment, ja que es tornen a crear cada vegada que es regenera el disseny de l'arrel.

• sys_config.c
• sys_config.h
• sys_config_mddr_define.h: dades de configuració de MDDR.
• sys_config_fddr_define.h: dades de configuració de FDDR.
• sys_config_mss_clocks.h – Configuració de rellotges MSS

Simulació

Quan genereu l'SmartDesign associat al vostre MSS, la simulació següent files es generen al directori /simulation:

• prova.bfm – BFM de primer nivell file que s'executa primer durant qualsevol simulació que exerceixi el processador SmartFusion2 MSS Cortex-M3. Executa peripheral_init.bfm i user.bfm, en aquest ordre.
• peripheral_init.bfm – Conté el procediment BFM que emula la funció CMSIS::SystemInit() executada al Cortex-M3 abans d'entrar al procediment main(). Copia les dades de configuració de qualsevol perifèric utilitzat en el disseny als registres de configuració de perifèrics correctes i després espera que tots els perifèrics estiguin preparats abans d'assegurar que l'usuari pot utilitzar aquests perifèrics.
• FDDR_init.bfm – Conté ordres d'escriptura BFM que simulen escriptures de les dades del registre de configuració de Fabric DDR que heu introduït (mitjançant el quadre de diàleg Edita registres) als registres del controlador DDR.
• user.bfm – Destinat a ordres d'usuari. Podeu simular el camí de dades afegint-hi les vostres pròpies ordres BFM file. Comandes en això file s'executarà un cop s'hagi completat peripheral_init.bfm.

Utilitzant el files anterior, el camí de configuració es simula automàticament. Només heu d'editar el fitxer user.bfm file per simular el camí de dades. No editeu test.bfm, peripheral_init.bfm o MDDR_init.bfm files com aquests files es recreen cada vegada que es regenera el disseny de l'arrel.

Camí de configuració de DDR de teixit 

La solució d'inicialització de perifèrics requereix que, a més d'especificar els valors del registre de configuració de Fabric DDR, configureu la ruta de les dades de configuració de l'APB a l'MSS (FIC_2). La funció SystemInit() escriu les dades als registres de configuració FDDR mitjançant la interfície FIC_2 APB.

Nota: Si utilitzeu System Builder, la ruta de configuració s'estableix i es connecta automàticament.

Figura 2-5 • FIC_2 Configurator Overview

Per configurar la interfície FIC_2:

1. Obriu el diàleg del configurador FIC_2 (figura 2-5) des del configurador MSS.
2. Seleccioneu l'opció Inicialitza perifèrics amb Cortex-M3.
3. Assegureu-vos que el MSS DDR estigui marcat, igual que els blocs Fabric DDR/SERDES si els feu servir.
4. Feu clic a D'acord per desar la configuració. Això exposa els ports de configuració FIC_2 (rellotge, restabliment i interfícies de bus APB), tal com es mostra a la figura 2-6.
5. Genereu el MSS. Els ports FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK i FIC_2_APB_M_RESET_N) ara estan exposats a la interfície MSS i es poden connectar a CoreSF2Config i CoreSF2Reset segons l'especificació de la solució d'inicialització de perifèrics

Figura 2-6 • Ports FIC_2

Descripció del port

Ports bàsics FDDR 

Taula 3-1 • Ports bàsics FDDR

Nom del port	Direcció	Descripció
CORE_RESET_N	IN	Restabliment del controlador FDDR
CLK_BASE	IN	Rellotge d'interfície de teixit FDDR
FPLL_LOCK	FORA	Sortida de bloqueig FDDR PLL: alta quan FDDR PLL està bloquejat
CLK_BASE_PLL_LOCK	IN	Entrada de bloqueig PLL de teixit. Aquesta entrada només s'exposa quan es selecciona l'opció Utilitza FAB_PLL_LOCK.

Ports d'interrupció

Aquest grup de ports s'exposa quan seleccioneu l'opció Activa les interrupcions.

Taula 3-2 • Ports d'interrupció

Nom del port	Direcció	Descripció
PLL_LOCK_INT	FORA	Afirma quan es bloqueja FDDR PLL.
PLL_LOCKLOST_INT	FORA	Afirma quan es perd el bloqueig FDDR PLL.
ECC_INT	FORA	Afirma quan es produeix un esdeveniment ECC.
IO_CALIB_INT	FORA	Afirma quan s'ha completat el calibratge d'E/S.
FIC_INT	FORA	Afirma quan hi ha un error al protocol AHB/AXI a la interfície Fabric.

Interfície de configuració APB3 

Taula 3-3 • Interfície de configuració APB3

Nom del port	Direcció	Descripció
APB_S_PENABLE	IN	Habilita esclau
APB_S_PSEL	IN	Selecció d'esclaus
APB_S_PWRITE	IN	Escriptura Habilita
APB_S_PADDR[10:2]	IN	Adreça
APB_S_PWDATA[15:0]	IN	Escriure dades
APB_S_PRADY	FORA	Esclau llest
APB_S_PSLVERR	FORA	Error d'esclau
APB_S_PRDATA[15:0]	FORA	Llegir dades
APB_S_PRESET_N	IN	Restabliment esclau
APB_S_PCLK	IN	Rellotge

Interfície DDR PHY 

Taula 3-4 • Interfície DDR PHY 

Nom del port	Direcció	Descripció
FDDR_CAS_N	FORA	DRAM CASN
FDDR_CKE	FORA	DRAM CKE
FDDR_CLK	FORA	Rellotge, cara P
FDDR_CLK_N	FORA	Rellotge, cara N
FDDR_CS_N	FORA	DRAM CSN
FDDR_ODT	FORA	DRAM ODT
FDDR_RAS_N	FORA	DRAM RASN
FDDR_RESET_N	FORA	Restabliment de DRAM per a DDR3
FDDR_WE_N	FORA	DRAM WEN
FDDR_ADDR[15:0]	FORA	Bits d'adreça de Dram
FDDR_BA[2:0]	FORA	Adreça de Dram Bank
FDDR_DM_RDQS[4:0]	DINS FORA	Màscara de dades de Dram
FDDR_DQS[4:0]	DINS FORA	Entrada/sortida estroboscópica de dades de Dram - Lateral P
FDDR_DQS_N[4:0]	DINS FORA	Entrada/sortida de dades estroboscòpiques de Dram - Lateral N
FDDR_DQ[35:0]	DINS FORA	Entrada/sortida de dades DRAM
FDDR_FIFO_WE_IN[2:0]	IN	FIFO en senyal
FDDR_FIFO_WE_OUT[2:0]	FORA	Senyal de sortida FIFO
FDDR_DM_RDQS ([3:0]/[1:0]/[0])	DINS FORA	Màscara de dades de Dram
FDDR_DQS ([3:0]/[1:0]/[0])	DINS FORA	Entrada/sortida estroboscópica de dades de Dram - Lateral P
FDDR_DQS_N ([3:0]/[1:0]/[0])	DINS FORA	Entrada/sortida de dades estroboscòpiques de Dram - Lateral N
FDDR_DQ ([31:0]/[15:0]/[7:0])	DINS FORA	Entrada/sortida de dades DRAM
FDDR_DQS_TMATCH_0_IN	IN	FIFO en senyal
FDDR_DQS_TMATCH_0_OUT	FORA	Senyal de sortida FIFO
FDDR_DQS_TMATCH_1_IN	IN	FIFO en senyal (només 32 bits)
FDDR_DQS_TMATCH_1_OUT	FORA	Senyal de sortida FIFO (només de 32 bits)
FDDR_DM_RDQS_ECC	DINS FORA	Màscara de dades Dram ECC
FDDR_DQS_ECC	DINS FORA	Entrada/sortida de dades estroboscòpiques de Dram ECC - Lateral P
FDDR_DQS_ECC_N	DINS FORA	Entrada/sortida de dades estroboscòpiques de Dram ECC - Lateral N
FDDR_DQ_ECC ([3:0]/[1:0]/[0])	DINS FORA	Entrada/sortida de dades DRAM ECC
FDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO en senyal
FDDR_DQS_TMATCH_ECC_OUT	FORA	Senyal de sortida ECC FIFO (només de 32 bits)

Nota: L'amplada de port d'alguns ports canvia en funció de la selecció de l'amplada PHY. La notació "[a:0]/[b:0]/[c:0]" s'utilitza per indicar aquests ports, on "[a:0]" es refereix a l'amplada del port quan es selecciona una amplada PHY de 32 bits. , "[b:0]" correspon a una amplada PHY de 16 bits i "[c:0]" correspon a una amplada PHY de 8 bits.

Interfície de bus AXI 

Taula 3-5 • Interfície de bus AXI

Nom del port	Direcció	Descripció
AXI_S_AWREADY	FORA	Escriu l'adreça a punt
AXI_S_WREADY	FORA	Escriu l'adreça a punt
AXI_S_BID[3:0]	FORA	ID de resposta
AXI_S_BRESP[1:0]	FORA	Escriu la resposta
AXI_S_BVALID	FORA	Escriu la resposta vàlida
AXI_S_ARREADY	FORA	Llegiu l'adreça a punt
AXI_S_RID[3:0]	FORA	Llegir ID Tag
AXI_S_RRESP[1:0]	FORA	Llegeix la resposta
AXI_S_RDATA[63:0]	FORA	Llegir dades
AXI_S_RLAST	FORA	Darrera lectura: aquest senyal indica l'última transferència d'una ràfega de lectura.
AXI_S_RVALID	FORA	Llegir l'adreça vàlida
AXI_S_AWID[3:0]	IN	Escriu l'identificador de l'adreça
AXI_S_AWADDR[31:0]	IN	Escriu l'adreça
AXI_S_AWLEN[3:0]	IN	Longitud de l'esclat
AXI_S_AWSIZE[1:0]	IN	Mida de l'esclat
AXI_S_AWBURST[1:0]	IN	Tipus d'explosió
AXI_S_AWLOCK[1:0]	IN	Tipus de bloqueig: aquest senyal proporciona informació addicional sobre les característiques atòmiques de la transferència.
AXI_S_AWVALID	IN	Escriu l'adreça vàlida
AXI_S_WID[3:0]	IN	Escriu l'identificador de dades tag
AXI_S_WDATA[63:0]	IN	Escriu dades
AXI_S_WSTRB[7:0]	IN	Escriu estrobosques
AXI_S_WLAST	IN	Escriu l'últim
AXI_S_WVALID	IN	Escriu vàlid
AXI_S_BREADY	IN	Escriu a punt
AXI_S_ARID[3:0]	IN	Llegir l'identificador de l'adreça
AXI_S_ARADDR[31:0]	IN	Llegir l'adreça
AXI_S_ARLEN[3:0]	IN	Longitud de l'esclat
AXI_S_ARSIZE[1:0]	IN	Mida de l'esclat
AXI_S_ARBURST[1:0]	IN	Tipus d'explosió
AXI_S_ARLOCK[1:0]	IN	Tipus de bloqueig
AXI_S_ARVALID	IN	Llegir l'adreça vàlida
AXI_S_RREADY	IN	Llegiu l'adreça a punt
Nom del port	Direcció	Descripció
AXI_S_CORE_RESET_N	IN	Restabliment global de MDDR
AXI_S_RMW	IN	Indica si tots els bytes d'un carril de 64 bits són vàlids per a tots els ritmes d'una transferència AXI. Indica que tots els bytes de tots els batecs són vàlids a la ràfega i que el controlador hauria d'escriure ordres per defecte. Indica que alguns bytes no són vàlids i que el controlador hauria d'utilitzar per defecte les ordres RMW. Es classifica com un senyal de banda lateral del canal d'adreça d'escriptura AXI i és vàlid amb el senyal AWVALID. Només s'utilitza quan l'ECC està habilitat.

Interfície de bus AHB0 

Taula 3-6 • Interfície de bus AHB0 

Nom del port	Direcció	Descripció
AHB0_S_HREADYOUT	FORA	Esclau AHBL preparat: quan és alt per a una escriptura, indica que l'esclau està preparat per acceptar dades i quan és alt per a una lectura indica que les dades són vàlides.
AHB0_S_HRESP	FORA	Estat de resposta AHBL: quan es posa alt al final d'una transacció, indica que la transacció s'ha completat amb errors. Quan es baixa al final d'una transacció, indica que la transacció s'ha completat correctament.
AHB0_S_HRDATA[31:0]	FORA	Llegir dades AHBL: llegiu les dades de l'esclau al mestre
AHB0_S_HSEL	IN	Selecció d'esclau AHBL: quan s'afirma, l'esclau és l'esclau AHBL seleccionat actualment al bus AHB.
AHB0_S_HADDR[31:0]	IN	Adreça AHBL: adreça de bytes a la interfície AHBL
AHB0_S_HBURST[2:0]	IN	Durada de la ràfega AHBL
AHB0_S_HSIZE[1:0]	IN	Mida de transferència AHBL: indica la mida de la transferència actual (només transaccions de 8/16/32 bytes)
AHB0_S_HTRANS[1:0]	IN	Tipus de transferència AHBL: indica el tipus de transferència de la transacció actual.
AHB0_S_HMASTLOCK	IN	Bloqueig AHBL: quan s'afirma, la transferència actual forma part d'una transacció bloquejada.
AHB0_S_HWRITE	IN	Escriptura AHBL: quan és alt indica que la transacció actual és una escriptura. Quan és baix indica que la transacció actual és una lectura.
AHB0_S_HREADY	IN	AHBL ready: quan és alt, indica que l'esclau està preparat per acceptar una nova transacció.
AHB0_S_HWDATA[31:0]	IN	Dades d'escriptura AHBL: escriviu dades del mestre a l'esclau

Interfície de bus AHB1 

Taula 3-7 • Interfície de bus AHB1

Nom del port	Direcció	Descripció
AHB1_S_HREADYOUT	FORA	Esclau AHBL preparat: quan és alt per a una escriptura, indica que l'esclau està preparat per acceptar dades, i quan és alt per a una lectura, indica que les dades són vàlides.
AHB1_S_HRESP	FORA	Estat de resposta AHBL: quan es posa alt al final d'una transacció, indica que la transacció s'ha completat amb errors. Quan es baixa al final d'una transacció, indica que la transacció s'ha completat correctament.
AHB1_S_HRDATA[31:0]	FORA	Llegir dades AHBL: llegiu les dades de l'esclau al mestre
AHB1_S_HSEL	IN	Selecció d'esclau AHBL: quan s'afirma, l'esclau és l'esclau AHBL seleccionat actualment al bus AHB.
AHB1_S_HADDR[31:0]	IN	Adreça AHBL: adreça de bytes a la interfície AHBL
AHB1_S_HBURST[2:0]	IN	Durada de la ràfega AHBL
AHB1_S_HSIZE[1:0]	IN	Mida de transferència AHBL: indica la mida de la transferència actual (només transaccions de 8/16/32 bytes).
AHB1_S_HTRANS[1:0]	IN	Tipus de transferència AHBL: indica el tipus de transferència de la transacció actual.
AHB1_S_HMASTLOCK	IN	Bloqueig AHBL: quan s'afirma, la transferència actual forma part d'una transacció bloquejada.
AHB1_S_HWRITE	IN	Escriptura AHBL: quan és alta, indica que la transacció actual és una escriptura. Quan és baix, indica que la transacció actual és una lectura.
AHB1_S_HREADY	IN	AHBL ready: quan és alt, indica que l'esclau està preparat per acceptar una nova transacció.
AHB1_S_HWDATA[31:0]	IN	Dades d'escriptura AHBL: escriviu dades del mestre a l'esclau

Suport al producte

Microsemi SoC Products Group recolza els seus productes amb diversos serveis de suport, com ara el servei d'atenció al client, el centre de suport tècnic al client, un weblloc web, correu electrònic i oficines de vendes a tot el món. Aquest apèndix conté informació sobre com contactar amb Microsemi SoC Products Group i utilitzar aquests serveis d'assistència.

Atenció al client 

Poseu-vos en contacte amb el servei d'atenció al client per obtenir assistència no tècnica del producte, com ara preus del producte, actualitzacions del producte, informació d'actualització, estat de la comanda i autorització.
Des d'Amèrica del Nord, truqueu al 800.262.1060
Des de la resta del món, truqueu al 650.318.4460
Fax, des de qualsevol part del món, 408.643.6913

Centre d'assistència tècnica al client 

Microsemi SoC Products Group disposa del centre d'assistència tècnica al client amb enginyers altament qualificats que us poden ajudar a respondre les vostres preguntes de maquinari, programari i disseny sobre els productes Microsemi SoC. El Centre d'assistència tècnica al client dedica molt de temps a crear notes d'aplicacions, respostes a preguntes habituals del cicle de disseny, documentació de problemes coneguts i diverses preguntes freqüents. Per tant, abans de contactar amb nosaltres, visiteu els nostres recursos en línia. És molt probable que ja hàgim respost les vostres preguntes.

Suport tècnic 

Visiteu l'Atenció al client weblloc (www.microsemi.com/soc/support/search/default.aspx) per a més informació i suport. Moltes respostes disponibles a la cerca web inclou diagrames, il·lustracions i enllaços a altres recursos del weblloc.

Weblloc

Podeu navegar per una varietat d'informació tècnica i no tècnica a la pàgina d'inici del SoC, a www.microsemi.com/soc.

Contactar amb el centre d'assistència tècnica al client 

Enginyers altament qualificats doten el Centre de Suport Tècnic. Es pot contactar amb el Centre d'Assistència Tècnica per correu electrònic o mitjançant el Grup de Productes Microsemi SoC weblloc.

Correu electrònic

Podeu comunicar les vostres preguntes tècniques a la nostra adreça de correu electrònic i rebre les respostes per correu electrònic, fax o telèfon. A més, si teniu problemes de disseny, podeu enviar el vostre disseny per correu electrònic files per rebre ajuda. Supervisem constantment el compte de correu electrònic durant tot el dia. Quan ens envieu la vostra sol·licitud, assegureu-vos d'incloure el vostre nom complet, el nom de l'empresa i la vostra informació de contacte per a un processament eficient de la vostra sol·licitud. L'adreça de correu electrònic del suport tècnic és soc_tech@microsemi.com.

Els meus casos 

Els clients de Microsemi SoC Products Group poden enviar i fer un seguiment de casos tècnics en línia anant a El meu cas

Fora dels EUA 

Els clients que necessiten ajuda fora de les zones horàries dels EUA poden contactar amb l'assistència tècnica per correu electrònic (soc_tech@microsemi.com) o poseu-vos en contacte amb una oficina de vendes local. Els llistats d'oficines de vendes es poden trobar a www.microsemi.com/soc/company/contact/default.aspx.

Suport tècnic ITAR

Per obtenir suport tècnic sobre FPGA RH i RT que estan regulats per la Normativa Internacional de Trànsit d'Armes (ITAR), poseu-vos en contacte amb nosaltres mitjançant soc_tech_itar@microsemi.com. Alternativament, a Els meus casos, seleccioneu Sí a la llista desplegable ITAR. Per obtenir una llista completa de Microsemi FPGA regulats per ITAR, visiteu l'ITAR web pàgina.

Microsemi Corporation (NASDAQ: MSCC) ofereix una cartera completa de solucions de semiconductors per a: aeroespacial, defensa i seguretat; empresa i comunicacions; i mercats industrials i d'energies alternatives. Els productes inclouen dispositius analògics i RF d'alt rendiment i alta fiabilitat, circuits integrats de senyal mixt i RF, SoC personalitzables, FPGA i subsistemes complets. Microsemi té la seu a Aliso Viejo, Califòrnia. Més informació a www.microsemi.com.

© 2014 Microsemi Corporation. Tots els drets reservats. Microsemi i el logotip de Microsemi són marques comercials de Microsemi Corporation. Totes les altres marques comercials i marques de servei són propietat dels seus respectius propietaris.

Seu Corporativa Microsemi
One Enterprise, Aliso Viejo CA 92656 EUA
Dins dels EUA: +1 949-380-6100
Vendes: +1 949-380-6136
Fax: +1 949-215-4996

Documents/Recursos

Configuració del controlador Microsemi SmartFusion2 FPGA Fabric DDR [pdfGuia de l'usuari Configuració del controlador SmartFusion2 FPGA Fabric DDR, SmartFusion2, Configuració del controlador DDR FPGA Fabric, Configuració del controlador

Referències

• Manual d'usuari