Guía del usuario de configuración del controlador Microsemi SmartFusion2 FPGA Fabric DDR

Introducción

El SmartFusion2 FPGA tiene dos controladores DDR incorporados: uno accesible a través de MSS (MDDR) y el otro destinado al acceso directo desde FPGA Fabric (FDDR). Tanto MDDR como FDDR controlan las memorias DDR fuera del chip.
Para configurar completamente el controlador Fabric DDR, debe:

1. Utilice Fabric External Memory DDR Controller Configurator para configurar el controlador DDR, seleccione su interfaz de bus de ruta de datos (AXI o AHBLite) y seleccione la frecuencia de reloj de DDR, así como la frecuencia de reloj de ruta de datos de fabric.
2. Establezca los valores de registro para los registros del controlador DDR para que coincidan con las características de su memoria DDR externa.
3. Cree una instancia de Fabric DDR como parte de una aplicación de usuario y realice conexiones de rutas de datos.
4. Conecte la interfaz de configuración APB del controlador DDR según lo definido por la solución de inicialización de periféricos.

Configurador de controlador DDR de memoria externa de estructura

Fabric External Memory DDR (FDDR) Configurator se utiliza para configurar la ruta de datos general y los parámetros de memoria DDR externa para Fabric DDR Controller.

Figura 1-1 • Configurador FDDR terminadoview

Configuración de memoria 

Use Configuración de memoria para configurar sus opciones de memoria en el MDDR.

• Tipo de memoria – LPDDR, DDR2 o DDR3
• Ancho de datos – 32 bits, 16 bits u 8 bits
• Frecuencia de reloj – Cualquier valor (decimal/fraccional) en el rango de 20 MHz a 333 MHz
• SECDED Habilitado ECC - Encendido o apagado
• Mapeo de direcciones – {FILA, BANCO, COLUMNA}, {BANCO, FILA, COLUMNA}

Configuración de la interfaz de tejido 

Interfaz de estructura FPGA – Esta es la interfaz de datos entre el FDDR y el diseño de FPGA. Debido a que el FDDR es un controlador de memoria, está diseñado para ser un esclavo en un bus AXI o AHB. El maestro del bus inicia las transacciones del bus, que a su vez son interpretadas por el FDDR como transacciones de memoria y comunicadas a la memoria DDR fuera del chip. Las opciones de interfaz de estructura FDDR son:

• Uso de una interfaz AXI-64: un maestro accede al FDDR a través de una interfaz AXI de 64 bits.
• Uso de una única interfaz AHB-32: un maestro accede al FDDR a través de una única interfaz AHB de 32 bits.
• Uso de dos interfaces AHB-32: dos maestros acceden al FDDR mediante dos interfaces AHB de 32 bits.

Divisor de reloj FPGA – Especifica la relación de frecuencia entre el reloj del controlador DDR (CLK_FDDR) y el reloj que controla la interfaz de estructura (CLK_FIC64). La frecuencia CLK_FIC64 debe ser igual a la del subsistema AHB/AXI que está conectado a la interfaz de bus FDDR AHB/AXI. por ejemploampPor ejemplo, si tiene una RAM DDR que funciona a 200 MHz y su subsistema Fabric/AXI funciona a 100 MHz, debe seleccionar un divisor de 2 (Figura 1-2).

Figura 1-2 • Configuración de la interfaz Fabric: interfaz AXI y acuerdo de divisor de reloj FDDR

Utilice tela LLP CERRAR – Si CLK_BASE proviene de un Fabric CCC, puede conectar la salida de Fabric CCC LOCK a la entrada FDDR FAB_PLL_LOCK. CLK_BASE no es estable hasta que Fabric CCC se bloquea. Por lo tanto, Microsemi recomienda mantener el FDDR en reinicio (es decir, afirmar la entrada CORE_RESET_N) hasta que CLK_BASE se estabilice. La salida LOCK de Fabric CCC indica que los relojes de salida de Fabric CCC son estables. Al marcar la opción Usar FAB_PLL_LOCK, puede exponer el puerto de entrada FAB_PLL_LOCK del FDDR. Luego puede conectar la salida LOCK del Fabric CCC a la entrada FAB_PLL_LOCK del FDDR.

Fuerza de la unidad de E/S 

Seleccione una de las siguientes potencias de unidad para sus E/S DDR:

• Fuerza de transmisión media
• Fuerza de conducción completa

Según el tipo de memoria DDR y la fuerza de E/S que seleccione, Libero SoC establece el estándar de E/S DDR para su sistema FDDR de la siguiente manera:

Tipo de memoria DDR	Fuerza de transmisión media	Fuerza de conducción completa
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
Ley de protección de los derechos humanos	LPDRI	LPDRII

Habilitar interrupciones 

El FDDR es capaz de generar interrupciones cuando se cumplen ciertas condiciones predefinidas. Marque Habilitar interrupciones en el configurador de FDDR si desea utilizar estas interrupciones en su aplicación.
Esto expone las señales de interrupción en la instancia de FDDR. Puede conectar estas señales de interrupción según lo requiera su diseño. Están disponibles las siguientes señales de interrupción y sus condiciones previas:

• FIC_INT – Generado cuando hay un error en la transacción entre el Maestro y el FDDR
• IO_CAL_INT – Le permite recalibrar las E/S DDR escribiendo en los registros del controlador DDR a través de la interfaz de configuración APB. Cuando se completa la calibración, se genera esta interrupción. Para obtener detalles sobre la recalibración de E/S, consulte la Guía del usuario de Microsemi SmartFusion2.
• PLL_LOCK_INT – Indica que el FDDR FPLL se ha bloqueado
• PLL_LOCKLOST_INT – Indica que el FDDR FPLL ha perdido el bloqueo
• FDDR_ECC_INT – Indica que se ha detectado un error de uno o dos bits

Frecuencia de reloj de tela 

Cálculo de frecuencia de reloj basado en su frecuencia de reloj actual y divisor de RELOJ, que se muestra en MHz.
Frecuencia de reloj de la estructura (en MHz) = Frecuencia de reloj / divisor de RELOJ

Ancho de banda de memoria 

Cálculo del ancho de banda de la memoria basado en su valor actual de frecuencia de reloj en Mbps.
Ancho de banda de memoria (en Mbps) = 2 * Frecuencia de reloj

Ancho de banda total

Cálculo del ancho de banda total basado en su frecuencia de reloj actual, ancho de datos y divisor de RELOJ, en Mbps.
Ancho de banda total (en Mbps) = (2 * Frecuencia de reloj * Ancho de datos) / Divisor de RELOJ

Configuración del controlador FDDR

Cuando utiliza Fabric DDR Controller para acceder a una memoria DDR externa, DDR Controller debe configurarse en tiempo de ejecución. Esto se hace escribiendo datos de configuración en registros de configuración del controlador DDR dedicados. Estos datos de configuración dependen de las características de la memoria DDR externa y de su aplicación. Esta sección describe cómo ingresar estos parámetros de configuración en el configurador del controlador FDDR y cómo se administran los datos de configuración como parte de la solución general de inicialización de periféricos. Consulte la Guía del usuario de inicialización de periféricos para obtener información detallada sobre la solución de inicialización de periféricos.

Registros de control Fabric DDR 

Fabric DDR Controller tiene un conjunto de registros que deben configurarse en tiempo de ejecución. Los valores de configuración de estos registros representan diferentes parámetros (por ej.ample, modo DDR, ancho PHY, modo ráfaga, ECC, etc.). Para obtener detalles sobre los registros de configuración del controlador DDR, consulte la Guía del usuario de Microsemi SmartFusion2.

Configuración de registros Fabric DDR 

Utilice las pestañas Inicialización de memoria (Figura 2-1) y Temporización de memoria (Figura 2-2) para ingresar parámetros que correspondan a su memoria DDR y aplicación. Los valores que ingresa en estas pestañas se traducen automáticamente a los valores de registro apropiados. Cuando hace clic en un parámetro específico, su registro correspondiente se describe en la ventana de descripción de registro (Figura 1-1 en la página 4).

Figura 2-1 • Configuración de FDDR: pestaña Inicialización de memoria

Figura 2-2 • Configuración de FDDR: pestaña Temporización de la memoria

Importación de la configuración de DDR Files

Además de ingresar los parámetros de la memoria DDR mediante las pestañas Inicialización de memoria y Temporización, puede importar valores de registro DDR desde un file. Para hacerlo, haga clic en el botón Importar configuración y navegue hasta el texto file que contiene nombres y valores de registros DDR. La Figura 2-3 muestra la sintaxis de configuración de importación.

Figura 2-3 • Configuración del registro DDR File Sintaxis

Nota: Si elige importar valores de registro en lugar de ingresarlos mediante la GUI, debe especificar todos los valores de registro necesarios. Consulte la Guía del usuario de SmartFusion2 para obtener más información.

Exportación de la configuración de DDR Files

También puede exportar los datos de configuración del registro actual a un texto file. Este file contendrá los valores de registro que importó (si los hay), así como los que se calcularon a partir de los parámetros de la GUI que ingresó en este cuadro de diálogo.
Si desea deshacer los cambios que ha realizado en la configuración del registro DDR, puede hacerlo con Restaurar valores predeterminados. Esto elimina todos los datos de configuración del registro y debe volver a importar o volver a ingresar estos datos. Los datos se restablecen a los valores de restablecimiento de hardware.

Datos generados 

Haga clic en Aceptar para generar la configuración. Según su entrada en las pestañas General, Temporización de memoria e Inicialización de memoria, el Configurador FDDR calcula valores para todos los registros de configuración DDR y exporta estos valores a su proyecto de firmware y simulación. files. el exportado file La sintaxis se muestra en la Figura 2-4.

Figura 2-4 • Configuración del registro DDR exportado File Sintaxis

Firmware

Cuando genera el SmartDesign, lo siguiente fileLos correos electrónicos se generan en el directorio /firmware/drivers_config/sys_config. Estos fileLos correos electrónicos son necesarios para que el núcleo del firmware de CMSIS se compile correctamente y contenga información sobre su diseño actual, incluidos los datos de configuración periféricos y la información de configuración del reloj para el MSS. No edite estos files manualmente, ya que se recrean cada vez que se regenera su diseño raíz.

• sys_config.c
• sys_config.h
• sys_config_mddr_define.h: datos de configuración de MDDR.
• sys_config_fddr_define.h: datos de configuración de FDDR.
• sys_config_mss_clocks.h – Configuración de relojes MSS

Simulación

Cuando genera el SmartDesign asociado con su MSS, la siguiente simulación fileLos correos electrónicos se generan en el directorio /simulación:

• prueba.bfm – BFM de alto nivel file que se ejecuta por primera vez durante cualquier simulación que ejercite el procesador SmartFusion2 MSS Cortex-M3. Ejecuta periférico_init.bfm y usuario.bfm, en ese orden.
• periférico_init.bfm – Contiene el procedimiento BFM que emula la función CMSIS::SystemInit() ejecutada en Cortex-M3 antes de ingresar al procedimiento main(). Copia los datos de configuración de cualquier periférico utilizado en el diseño en los registros de configuración de periféricos correctos y luego espera a que todos los periféricos estén listos antes de afirmar que el usuario puede utilizar estos periféricos.
• FDDR_init.bfm – Contiene comandos de escritura BFM que simulan escrituras de los datos de registro de configuración de Fabric DDR que ingresó (mediante el cuadro de diálogo Editar registros) en los registros del controlador DDR.
• usuario.bfm – Diseñado para comandos de usuario. Puede simular la ruta de datos agregando sus propios comandos BFM en este file. Comandos en este file se ejecutará después de que periférico_init.bfm se haya completado.

Usando el files arriba, la ruta de configuración se simula automáticamente. Solo necesitas editar el usuario.bfm file para simular la ruta de datos. No edite test.bfm, periférico_init.bfm o MDDR_init.bfm files como estos files se recrean cada vez que se regenera su diseño raíz.

Ruta de configuración de Fabric DDR 

La solución de inicialización de periféricos requiere que, además de especificar los valores de registro de configuración de Fabric DDR, configure la ruta de datos de configuración de APB en el MSS (FIC_2). La función SystemInit() escribe los datos en los registros de configuración de FDDR a través de la interfaz FIC_2 APB.

Nota: Si utiliza System Builder, la ruta de configuración se establece y se conecta automáticamente.

Figura 2-5 • Configurador FIC_2 terminadoview

Para configurar la interfaz FIC_2:

1. Abra el cuadro de diálogo del configurador FIC_2 (Figura 2-5) desde el configurador MSS.
2. Seleccione la opción Inicializar periféricos usando Cortex-M3.
3. Asegúrese de que MSS DDR esté marcado, al igual que los bloques Fabric DDR/SERDES si los está utilizando.
4. Haga clic en Aceptar para guardar su configuración. Esto expone los puertos de configuración FIC_2 (interfaces de reloj, reinicio y bus APB), como se muestra en la Figura 2-6.
5. Generar el MSS. Los puertos FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK y FIC_2_APB_M_RESET_N) ahora están expuestos en la interfaz MSS y se pueden conectar a CoreSF2Config y CoreSF2Reset según la especificación de la solución de inicialización de periféricos.

Figura 2-6 • Puertos FIC_2

Descripción del puerto

Puertos centrales FDDR 

Tabla 3-1 • Puertos centrales FDDR

Nombre del puerto	Dirección	Descripción
CORE_RESET_N	IN	Restablecimiento del controlador FDDR
CLK_BASE	IN	Reloj de interfaz de tela FDDR
FPLL_LOCK	AFUERA	Salida de bloqueo de FDDR PLL: alta cuando FDDR PLL está bloqueado
CLK_BASE_PLL_LOCK	IN	Entrada de bloqueo PLL de tela. Esta entrada se expone solo cuando se selecciona la opción Usar FAB_PLL_LOCK.

Puertos de interrupción

Este grupo de puertos se expone cuando selecciona la opción Habilitar interrupciones.

Tabla 3-2 • Puertos de interrupción

Nombre del puerto	Dirección	Descripción
PLL_LOCK_INT	AFUERA	Afirma cuando FDDR PLL se bloquea.
PLL_LOCKLOST_INT	AFUERA	Afirma cuando se pierde el bloqueo FDDR PLL.
ECC_INT	AFUERA	Afirma cuando ocurre un evento ECC.
IO_CALIB_INT	AFUERA	Afirma cuando se completa la calibración de E/S.
FIC_INT	AFUERA	Afirma cuando hay un error en el protocolo AHB/AXI en la interfaz Fabric.

Interfaz de configuración APB3 

Tabla 3-3 • Interfaz de configuración APB3

Nombre del puerto	Dirección	Descripción
APB_S_PENABLE	IN	Habilitar esclavo
APB_S_PSEL	IN	Selección de esclavo
APB_S_PWRITE	IN	Habilitar escritura
APB_S_PADDR[10:2]	IN	DIRECCIÓN
APB_S_PWDATA[15:0]	IN	Escribir datos
APB_S_PREADY	AFUERA	Esclavo listo
APB_S_PSLVERRR	AFUERA	Error de esclavo
APB_S_PRDATA[15:0]	AFUERA	Leer datos
APB_S_PRESET_N	IN	Reinicio esclavo
APB_S_PCLK	IN	Reloj

Interfaz DDR PHY 

Tabla 3-4 • Interfaz DDR PHY 

Nombre del puerto	Dirección	Descripción
FDDR_CAS_N	AFUERA	CAÑÓN DE DRAM
FDDR_CKE	AFUERA	COPA CKE
FDDR_CLK	AFUERA	Reloj, lado P
FDDR_CLK_N	AFUERA	Reloj, lado N
FDDR_CS_N	AFUERA	CSN de la DRAM
FDDR_ODT	AFUERA	ODT DRAM
FDDR_RAS_N	AFUERA	RASN DRAM
FDDR_RESET_N	AFUERA	Restablecimiento de DRAM para DDR3
FDDR_WE_N	AFUERA	COPA WEN
DIRECCIÓN_FDDR[15:0]	AFUERA	Bits de dirección Dram
FDDR_BA[2:0]	AFUERA	Dirección del banco Dram
FDDR_DM_RDQS[4:0]	EN FUERA	Datos Dramáticos Mascarilla
FDDR_DQS[4:0]	EN FUERA	Dram Data Strobe Entrada/Salida – Lado P
FDDR_DQS_N[4:0]	EN FUERA	Dram Data Strobe Entrada/Salida – Lado N
FDDR_DQ[35:0]	EN FUERA	Entrada/salida de datos DRAM
FDDR_FIFO_WE_IN[2:0]	IN	FIFO en señal
FDDR_FIFO_WE_OUT[2:0]	AFUERA	Señal de salida FIFO
FDDR_DM_RDQS ([3:0]/[1:0]/[0])	EN FUERA	Datos Dramáticos Mascarilla
FDDR_DQS ([3:0]/[1:0]/[0])	EN FUERA	Dram Data Strobe Entrada/Salida – Lado P
FDDR_DQS_N ([3:0]/[1:0]/[0])	EN FUERA	Dram Data Strobe Entrada/Salida – Lado N
FDDR_DQ ([31:0]/[15:0]/[7:0])	EN FUERA	Entrada/salida de datos DRAM
FDDR_DQS_TMATCH_0_IN	IN	FIFO en señal
FDDR_DQS_TMATCH_0_OUT	AFUERA	Señal de salida FIFO
FDDR_DQS_TMATCH_1_IN	IN	Señal de entrada FIFO (solo 32 bits)
FDDR_DQS_TMATCH_1_OUT	AFUERA	Señal de salida FIFO (solo 32 bits)
FDDR_DM_RDQS_ECC	EN FUERA	Máscara de datos Dram ECC
FDDR_DQS_ECC	EN FUERA	Dram ECC Data Strobe Entrada/Salida – Lado P
FDDR_DQS_ECC_N	EN FUERA	Dram ECC Data Strobe Entrada/Salida – Lado N
FDDR_DQ_ECC ([3:0]/[1:0]/[0])	EN FUERA	Entrada/salida de datos DRAM ECC
FDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO en señal
FDDR_DQS_TMATCH_ECC_OUT	AFUERA	Señal de salida ECC FIFO (solo 32 bits)

Nota: Los anchos de puerto para algunos puertos cambian según la selección del ancho PHY. La notación "[a:0]/ [b:0]/[c:0]" se usa para indicar dichos puertos, donde "[a:0]" se refiere al ancho del puerto cuando se selecciona un ancho PHY de 32 bits. , "[b:0]" corresponde a un ancho PHY de 16 bits y "[c:0]" corresponde a un ancho PHY de 8 bits.

Interfaz de bus AXI 

Tabla 3-5 • Interfaz de bus AXI

Nombre del puerto	Dirección	Descripción
AXI_S_AWREADY	AFUERA	Escriba la dirección lista
AXI_S_WREADY	AFUERA	Escriba la dirección lista
AXI_S_BID[3:0]	AFUERA	ID de respuesta
AXI_S_BRESP[1:0]	AFUERA	Escribir respuesta
AXI_S_BVALID	AFUERA	Escribir respuesta válida
AXI_S_ARREADY	AFUERA	Leer dirección lista
AXI_S_RID[3:0]	AFUERA	Leer identificación Tag
AXI_S_RRESP[1:0]	AFUERA	Leer respuesta
AXI_S_RDATA[63:0]	AFUERA	Leer datos
AXI_S_RLAST	AFUERA	Última lectura: esta señal indica la última transferencia en una ráfaga de lectura.
AXI_S_RVALID	AFUERA	Leer dirección válida
AXI_S_AWID[3:0]	IN	Escribir ID de dirección
AXI_S_AWADDR[31:0]	IN	escribir dirección
AXI_S_AWLEN[3:0]	IN	Longitud de ráfaga
AXI_S_AWSIZE[1:0]	IN	Tamaño de ráfaga
AXI_S_AWBURST[1:0]	IN	tipo de ráfaga
AXI_S_AWLOCK[1:0]	IN	Tipo de bloqueo: esta señal proporciona información adicional sobre las características atómicas de la transferencia.
AXI_S_AWVALID	IN	Escribir dirección válida
AXI_S_WID[3:0]	IN	Escribir ID de datos tag
AXI_S_WDATA[63:0]	IN	Escribir datos
AXI_S_WSTRB[7:0]	IN	escribir luces estroboscópicas
AXI_S_WLAST	IN	escribe el ultimo
AXI_S_WVALID	IN	Escribir válido
AXI_S_BREADY	IN	escribir listo
AXI_S_ARID[3:0]	IN	Leer ID de dirección
AXI_S_ARADDR[31:0]	IN	Leer dirección
AXI_S_ARLEN[3:0]	IN	Longitud de ráfaga
AXI_S_ARSIZE[1:0]	IN	Tamaño de ráfaga
AXI_S_ARBURST[1:0]	IN	tipo de ráfaga
AXI_S_ARLOCK[1:0]	IN	Tipo de bloqueo
AXI_S_ARVALID	IN	Leer dirección válida
AXI_S_RREADY	IN	Leer dirección lista
Nombre del puerto	Dirección	Descripción
AXI_S_CORE_RESET_N	IN	Restablecimiento global de MDDR
AXI_S_RMW	IN	Indica si todos los bytes de un carril de 64 bits son válidos para todos los latidos de una transferencia AXI. Indica que todos los bytes en todos los latidos son válidos en la ráfaga y que el controlador debería escribir comandos de forma predeterminada. Indica que algunos bytes no son válidos y que el controlador debe utilizar de forma predeterminada los comandos RMW. Esto se clasifica como una señal de banda lateral del canal de dirección de escritura AXI y es válida con la señal AWVALID. Solo se usa cuando ECC está habilitado.

Interfaz de bus AHB0 

Tabla 3-6 • Interfaz de bus AHB0 

Nombre del puerto	Dirección	Descripción
AHB0_S_HREADYOUT	AFUERA	Esclavo AHBL listo: cuando es alto para una escritura, indica que el esclavo está listo para aceptar datos y cuando es alto para una lectura, indica que los datos son válidos.
AHB0_S_HRESP	AFUERA	Estado de respuesta de AHBL: cuando se eleva al final de una transacción, indica que la transacción se completó con errores. Cuando se reduce al final de una transacción, indica que la transacción se completó con éxito.
AHB0_S_HRDATA[31:0]	AFUERA	Datos de lectura AHBL: lee datos del esclavo al maestro
AHB0_S_HSEL	IN	Selección de esclavo AHBL: cuando se afirma, el esclavo es el esclavo AHBL actualmente seleccionado en el bus AHB.
AHB0_S_HADDR[31:0]	IN	Dirección AHBL: dirección de byte en la interfaz AHBL
AHB0_S_HBURST[2:0]	IN	Longitud de ráfaga AHBL
AHB0_S_HSIZE[1:0]	IN	Tamaño de transferencia AHBL: indica el tamaño de la transferencia actual (solo transacciones de 8/16/32 bytes)
AHB0_S_HTRANS[1:0]	IN	Tipo de transferencia AHBL: indica el tipo de transferencia de la transacción actual.
AHB0_S_HMASTLOCK	IN	Bloqueo AHBL: cuando se afirma, la transferencia actual es parte de una transacción bloqueada.
AHB0_S_HWRITE	IN	Escritura AHBL: cuando es alta, indica que la transacción actual es una escritura. Cuando está bajo indica que la transacción actual es una lectura.
AHB0_S_HREADY	IN	AHBL listo: cuando está alto, indica que el esclavo está listo para aceptar una nueva transacción.
AHB0_S_HWDATA[31:0]	IN	Datos de escritura AHBL: escribe datos del maestro al esclavo

Interfaz de bus AHB1 

Tabla 3-7 • Interfaz de bus AHB1

Nombre del puerto	Dirección	Descripción
AHB1_S_HREADYOUT	AFUERA	Esclavo AHBL listo: cuando es alto para una escritura, indica que el esclavo está listo para aceptar datos, y cuando es alto para una lectura, indica que los datos son válidos.
AHB1_S_HRESP	AFUERA	Estado de respuesta de AHBL: cuando se eleva al final de una transacción, indica que la transacción se completó con errores. Cuando se reduce al final de una transacción, indica que la transacción se completó con éxito.
AHB1_S_HRDATA[31:0]	AFUERA	Datos de lectura AHBL: lee datos del esclavo al maestro
AHB1_S_HSEL	IN	Selección de esclavo AHBL: cuando se afirma, el esclavo es el esclavo AHBL actualmente seleccionado en el bus AHB.
AHB1_S_HADDR[31:0]	IN	Dirección AHBL: dirección de byte en la interfaz AHBL
AHB1_S_HBURST[2:0]	IN	Longitud de ráfaga AHBL
AHB1_S_HSIZE[1:0]	IN	Tamaño de transferencia AHBL: indica el tamaño de la transferencia actual (solo transacciones de 8/16/32 bytes).
AHB1_S_HTRANS[1:0]	IN	Tipo de transferencia AHBL: indica el tipo de transferencia de la transacción actual.
AHB1_S_HMASTLOCK	IN	Bloqueo AHBL: cuando se afirma, la transferencia actual es parte de una transacción bloqueada.
AHB1_S_HWRITE	IN	Escritura AHBL: cuando es alta, indica que la transacción actual es una escritura. Cuando está bajo, indica que la transacción actual es una lectura.
AHB1_S_HREADY	IN	AHBL listo: cuando está alto, indica que el esclavo está listo para aceptar una nueva transacción.
AHB1_S_HWDATA[31:0]	IN	Datos de escritura AHBL: escribe datos del maestro al esclavo

Soporte de producto

Microsemi SoC Products Group respalda sus productos con varios servicios de soporte, incluido el Servicio al cliente, el Centro de soporte técnico al cliente, un websitio web, correo electrónico y oficinas de ventas en todo el mundo. Este apéndice contiene información sobre cómo ponerse en contacto con Microsemi SoC Products Group y utilizar estos servicios de soporte.

Servicio al cliente 

Comuníquese con el Servicio de atención al cliente para obtener soporte no técnico del producto, como precios de productos, actualizaciones de productos, información actualizada, estado de pedidos y autorización.
Desde América del Norte, llame al 800.262.1060
Desde el resto del mundo, llame al 650.318.4460
Fax, desde cualquier parte del mundo, 408.643.6913

Centro de soporte técnico al cliente 

El grupo de productos SoC de Microsemi cuenta con ingenieros altamente calificados en su centro de soporte técnico para clientes que pueden ayudarlo a responder sus preguntas sobre hardware, software y diseño sobre los productos SoC de Microsemi. El Centro de soporte técnico al cliente dedica mucho tiempo a crear notas de aplicación, respuestas a preguntas comunes sobre el ciclo de diseño, documentación de problemas conocidos y varias preguntas frecuentes. Entonces, antes de contactarnos, visite nuestros recursos en línea. Es muy probable que ya hayamos respondido a sus preguntas.

Apoyo técnico 

Visite el Servicio de atención al cliente websitiowww.microsemi.com/soc/support/search/default.aspx) para obtener más información y apoyo. Muchas respuestas disponibles en la búsqueda web recurso incluyen diagramas, ilustraciones y enlaces a otros recursos en el websitio.

Websitio

Puede buscar una variedad de información técnica y no técnica en la página de inicio de SoC, en www.microsemi.com/soc.

Ponerse en contacto con el Centro de asistencia técnica al cliente 

Ingenieros altamente calificados forman parte del Centro de soporte técnico. Se puede contactar al Centro de Soporte Técnico por correo electrónico o a través del Grupo de Productos Microsemi SoC websitio.

Correo electrónico

Puede comunicar sus preguntas técnicas a nuestra dirección de correo electrónico y recibir respuestas por correo electrónico, fax o teléfono. Además, si tiene problemas de diseño, puede enviar su diseño por correo electrónico files para recibir asistencia. Supervisamos constantemente la cuenta de correo electrónico durante todo el día. Cuando nos envíe su solicitud, asegúrese de incluir su nombre completo, el nombre de la empresa y su información de contacto para un procesamiento eficiente de su solicitud. La dirección de correo electrónico de soporte técnico es soc_tech@microsemi.com.

Mis casos 

Los clientes de Microsemi SoC Products Group pueden enviar y rastrear casos técnicos en línea yendo a Mi caso

Fuera de los EE.UU. 

Los clientes que necesiten asistencia fuera de las zonas horarias de EE. UU. pueden comunicarse con el soporte técnico por correo electrónico (soc_tech@microsemi.com) o póngase en contacto con una oficina de ventas local. Los listados de oficinas de ventas se pueden encontrar en www.microsemi.com/soc/company/contact/default.aspx.

Soporte técnico ITAR

Para soporte técnico sobre FPGA RH y RT que están regulados por las Regulaciones Internacionales de Tráfico de Armas (ITAR), contáctenos a través de soc_tech_itar@microsemi.com. Alternativamente, dentro de Mis casos, seleccione Sí en la lista desplegable de ITAR. Para obtener una lista completa de Microsemi FPGA regulados por ITAR, visite ITAR web página.

Microsemi Corporation (NASDAQ: MSCC) ofrece una cartera integral de soluciones de semiconductores para: aeroespacial, defensa y seguridad; empresa y comunicaciones; y mercados industriales y de energía alternativa. Los productos incluyen dispositivos analógicos y de RF de alto rendimiento y alta confiabilidad, circuitos integrados de señal mixta y de RF, SoC personalizables, FPGA y subsistemas completos. Microsemi tiene su sede en Aliso Viejo, California. Obtenga más información en www.microsemi.com.

© 2014 Microsemi Corporación. Reservados todos los derechos. Microsemi y el logotipo de Microsemi son marcas comerciales de Microsemi Corporation. Todas las demás marcas comerciales y marcas de servicio son propiedad de sus respectivos dueños.

Sede Corporativa Microsemi
One Enterprise, Aliso Viejo CA 92656 EE. UU.
Dentro de EE. UU.: +1 949-380-6100
Ventas: +1 949-380-6136
Fax: +1 949-215-4996

Documentos / Recursos

Configuración del controlador Microsemi SmartFusion2 FPGA Fabric DDR [pdf] Guía del usuario Configuración del controlador SmartFusion2 FPGA Fabric DDR, SmartFusion2, Configuración del controlador FPGA Fabric DDR, Configuración del controlador

Referencias

• Manual de usuario