Korisnički priručnik za konfiguraciju DDR kontrolera Microsemi SmartFusion2 FPGA Fabric
Uvod
SmartFusion2 FPGA ima dva ugrađena DDR kontrolera – jedan dostupan putem MSS-a (MDDR) i drugi namijenjen izravnom pristupu iz FPGA Fabric (FDDR). MDDR i FDDR kontroliraju DDR memorije izvan čipa.
Za potpunu konfiguraciju Fabric DDR kontrolera morate:
- Upotrijebite Fabric External Memory DDR Controller Configurator za konfiguraciju DDR Controllera, odaberite njegovo sučelje sabirnice datapath (AXI ili AHBLite) i odaberite frekvenciju takta DDR-a kao i frekvenciju takta fabric datapath-a.
- Postavite vrijednosti registara za registre DDR kontrolera tako da odgovaraju karakteristikama vaše vanjske DDR memorije.
- Instancirajte Fabric DDR kao dio korisničke aplikacije i uspostavite datapath veze.
- Spojite konfiguracijsko sučelje APB DDR kontrolera kako je definirano rješenjem Peripheral Initialization.
Konfigurator DDR kontrolera vanjske memorije Fabric
Fabric External Memory DDR (FDDR) Configurator koristi se za konfiguriranje ukupne podatkovne staze i parametara vanjske DDR memorije za Fabric DDR Controller.
Slika 1-1 • FDDR konfigurator završenview
Postavke memorije
Upotrijebite postavke memorije za konfiguriranje memorijskih opcija u MDDR-u.
- Vrsta memorije – LPDDR, DDR2 ili DDR3
- Širina podataka – 32-bitni, 16-bitni ili 8-bitni
- Frekvencija sata – Bilo koja vrijednost (decimalna/frakcijska) u rasponu od 20 MHz do 333 MHz
- SECDED Omogućen ECC – UKLJUČENO ili ISKLJUČENO
- Mapiranje adresa – {REDAK,BANKA,STUPAC},{BANKA,RED,STUPAC}
Postavke sučelja Fabric
FPGA Fabric sučelje – Ovo je podatkovno sučelje između FDDR-a i FPGA dizajna. Budući da je FDDR memorijski kontroler, namijenjen je da bude podređen na AXI ili AHB sabirnici. Master sabirnice inicira transakcije sabirnice, koje zauzvrat FDDR tumači kao memorijske transakcije i priopćava DDR memoriji izvan čipa. Opcije sučelja FDDR tkanine su:
- Korištenje AXI-64 sučelja – Jedan master pristupa FDDR-u preko 64-bitnog\ AXI sučelja.
- Korištenje jednog AHB-32 sučelja – jedan master pristupa FDDR-u preko jednog 32-bitnog AHB sučelja.
- Korištenje dva AHB-32 sučelja – Dva mastera pristupaju FDDR-u koristeći dva 32-bitna AHB sučelja.
FPGA SAT djelitelj – Određuje omjer frekvencije između takta DDR kontrolera (CLK_FDDR) i takta koji kontrolira sučelje tkanine (CLK_FIC64). Frekvencija CLK_FIC64 trebala bi biti jednaka frekvenciji AHB/AXI podsustava koji je spojen na FDDR AHB/AXI sučelje sabirnice. Na primjerample, ako imate DDR RAM koji radi na 200 MHz i vaš Fabric/AXI podsustav radi na 100 MHz, morate odabrati djelitelj 2 (Slika 1-2).
Slika 1-2 • Postavke sučelja Fabric – AXI sučelje i dogovor FDDR djelitelja takta
Koristite tkaninu PLL BRAVA – Ako CLK_BASE potječe iz Fabric CCC, možete povezati CCC LOCK izlaz tkanine na FDDR FAB_PLL_LOCK ulaz. CLK_BASE nije stabilan dok se Fabric CCC ne zaključa. Stoga Microsemi preporučuje da držite FDDR u resetiranom stanju (tj. potvrdite CORE_RESET_N ulaz) dok CLK_BASE ne bude stabilan. Izlaz LOCK Fabric CCC označava da su izlazni satovi Fabric CCC stabilni. Označavanjem opcije Koristi FAB_PLL_LOCK, možete otkriti FAB_PLL_LOCK ulazni port FDDR-a. Tada možete spojiti LOCK izlaz Fabric CCC na FAB_PLL_LOCK ulaz FDDR-a.
Snaga IO pogona
Odaberite jednu od sljedećih snaga pogona za svoje DDR I/O-ove:
- Pola pogonske snage
- Snaga punog pogona
Ovisno o vašoj vrsti DDR memorije i I/O snazi koju odaberete, Libero SoC postavlja DDR I/O standard za vaš FDDR sustav kako slijedi:
| Vrsta DDR memorije | Pola pogonske snage | Snaga punog pogona |
| DDR3 | SSTL15I | SSTL15II |
| DDR2 | SSTL18I | SSTL18II |
| LPDDR | LPDRI | LPDRII |
Omogući prekide
FDDR je sposoban pokrenuti prekide kada su zadovoljeni određeni predefinirani uvjeti. Označite Omogući prekide u FDDR konfiguratoru ako želite koristiti ove prekide u svojoj aplikaciji.
Ovo izlaže signale prekida na FDDR instanci. Ove prekidne signale možete povezati kako vaš dizajn zahtijeva. Dostupni su sljedeći signali prekida i njihovi preduvjeti:
- FIC_INT – Generira se kada postoji pogreška u transakciji između glavnog i FDDR-a
- IO_CAL_INT – Omogućuje ponovno kalibriranje DDR I/O-a pisanjem u registre DDR kontrolera putem APB konfiguracijskog sučelja. Kada je kalibracija završena, ovaj prekid se pokreće. Za pojedinosti o ponovnoj kalibraciji I/O, pogledajte Microsemi SmartFusion2 korisnički priručnik.
- PLL_LOCK_INT – Označava da je FDDR FPLL zaključan
- PLL_LOCKLOST_INT – Označava da je FDDR FPLL izgubio zaključavanje
- FDDR_ECC_INT – Označava da je otkrivena pogreška od jednog ili dva bita
Frekvencija takta tkanine
Izračun taktne frekvencije na temelju vaše trenutne taktne frekvencije i djelitelja takta, prikazanog u MHz.
Frekvencija takta tkanine (u MHz) = Frekvencija takta / djelitelj SATA
Širina pojasa memorije
Izračun propusnosti memorije na temelju vaše trenutne vrijednosti taktne frekvencije u Mbps.
Propusnost memorije (u Mbps) = 2 * Frekvencija takta
Ukupna širina pojasa
Izračun ukupne propusnosti na temelju vaše trenutne taktne frekvencije, širine podataka i djelitelja SATA, u Mbps.
Ukupna propusnost (u Mbps) = (2 * Frekvencija takta * Širina podataka) / djelitelj SATA
Konfiguracija FDDR kontrolera
Kada koristite Fabric DDR kontroler za pristup vanjskoj DDR memoriji, DDR kontroler mora biti konfiguriran tijekom rada. To se radi pisanjem konfiguracijskih podataka u namjenske konfiguracijske registre DDR kontrolera. Ovi konfiguracijski podaci ovise o karakteristikama vanjske DDR memorije i vašoj aplikaciji. Ovaj odjeljak opisuje kako unijeti te konfiguracijske parametre u konfigurator FDDR kontrolera i kako se upravlja konfiguracijskim podacima kao dijelom cjelokupnog rješenja za inicijalizaciju periferije. Pogledajte Korisnički priručnik za inicijalizaciju perifernih uređaja za detaljne informacije o rješenju za inicijalizaciju perifernih uređaja.
Fabrički DDR kontrolni registri
Fabric DDR Controller ima skup registara koji se moraju konfigurirati tijekom izvođenja. Konfiguracijske vrijednosti za ove registre predstavljaju različite parametre (nprample, DDR način, PHY širina, burst način, ECC itd.). Za detalje o konfiguracijskim registrima DDR kontrolera, pogledajte Microsemi SmartFusion2 korisnički priručnik.
Fabric DDR registri konfiguracije
Koristite kartice Memory Initialization (Slika 2-1) i Memory Timing (Slika 2-2) za unos parametara koji odgovaraju vašoj DDR memoriji i aplikaciji. Vrijednosti koje unesete u ove kartice automatski se prevode u odgovarajuće vrijednosti registra. Kada kliknete određeni parametar, njegov odgovarajući registar opisan je u prozoru opisa registra (Slika 1-1 na stranici 4).
Slika 2-1 • FDDR konfiguracija – kartica Inicijalizacija memorije
Slika 2-2 • Konfiguracija FDDR – kartica Vremenski raspored memorije
Uvoz DDR konfiguracije Files
Osim unosa parametara DDR memorije pomoću kartica Inicijalizacija memorije i Timing, možete uvesti vrijednosti DDR registra iz file. Da biste to učinili, kliknite gumb Uvezi konfiguraciju i dođite do teksta file koji sadrži imena i vrijednosti DDR registara. Slika 2-3 prikazuje sintaksu konfiguracije uvoza.
Slika 2-3 • Konfiguracija DDR registra File Sintaksa
Bilješka: Ako odaberete uvoz vrijednosti registra umjesto njihovog unosa pomoću GUI-ja, morate navesti sve potrebne vrijednosti registra. Za detalje pogledajte SmartFusion2 korisnički priručnik
Izvoz DDR konfiguracije Files
Također možete eksportirati trenutne podatke o konfiguraciji registra u tekst file. Ovaj file će sadržavati vrijednosti registra koje ste uvezli (ako postoje) kao i one koje su izračunate iz GUI parametara koje ste unijeli u ovaj dijaloški okvir.
Ako želite poništiti promjene koje ste napravili u konfiguraciji DDR registra, to možete učiniti pomoću Vrati zadano. Ovo briše sve podatke o konfiguraciji registra i morate ili ponovno uvesti ili ponovno unijeti ove podatke. Podaci se vraćaju na vrijednosti hardverskog poništavanja.
Generirani podaci
Pritisnite OK za generiranje konfiguracije. Na temelju vašeg unosa u karticama General, Memory Timing i Memory Initialization, FDDR Configurator izračunava vrijednosti za sve DDR konfiguracijske registre i izvozi te vrijednosti u vaš firmware projekt i simulaciju files. Izvezeni file sintaksa prikazana je na slici 2-4.
Slika 2-4 • Izvezena konfiguracija DDR registra File Sintaksa
Firmware
Kada generirate SmartDesign, sljedeće filegeneriraju se u direktoriju /firmware/drivers_config/sys_config. Ovi filepotrebni su kako bi se CMSIS firmware jezgra pravilno kompilirala i sadržavala informacije o vašem trenutnom dizajnu, uključujući podatke o perifernoj konfiguraciji i informacije o konfiguraciji sata za MSS. Nemojte ih uređivati files ručno, budući da se ponovno stvaraju svaki put kada se regenerira vaš korijenski dizajn.
- sys_config.c
- sys_config.h
- sys_config_mddr_define.h – MDDR konfiguracijski podaci.
- sys_config_fddr_define.h – FDDR konfiguracijski podaci.
- sys_config_mss_clocks.h – konfiguracija MSS satova
Simulacija
Kada generirate SmartDesign povezan s vašim MSS-om, sljedeća simulacija filegeneriraju se u direktoriju /simulation:
- test.bfm – BFM na najvišoj razini file koji se prvi put izvršava tijekom bilo koje simulacije koja vježba SmartFusion2 MSS Cortex-M3 procesor. Izvršava peripheral_init.bfm i user.bfm, tim redoslijedom.
- periferni_init.bfm – Sadrži BFM proceduru koja emulira funkciju CMSIS::SystemInit() koja se izvodi na Cortex-M3 prije nego što uđete u proceduru main(). Kopira konfiguracijske podatke za bilo koju periferiju korištenu u dizajnu u ispravne registre konfiguracije periferije i zatim čeka da sve periferije budu spremne prije nego što potvrdi da korisnik može koristiti te periferije.
- FDDR_init.bfm – Sadrži BFM naredbe za pisanje koje simuliraju pisanje podataka o konfiguracijskom registru Fabric DDR koje ste unijeli (pomoću dijaloškog okvira za uređivanje registara) u registre DDR kontrolera.
- korisnik.bfm – Namijenjen za korisničke naredbe. Možete simulirati datapath dodavanjem vlastitih BFM naredbi u ovo file. Naredbe u ovom file izvršit će se nakon završetka peripheral_init.bfm.
Korištenje filegore, konfiguracijski put se automatski simulira. Trebate samo urediti user.bfm file za simulaciju datapath-a. Nemojte uređivati test.bfm, peripheral_init.bfm ili MDDR_init.bfm files kao ove files se ponovno stvaraju svaki put kada se vaš root dizajn regenerira.
Fabric DDR konfiguracijski put
Rješenje za inicijalizaciju periferije zahtijeva da, uz navođenje vrijednosti registra konfiguracije Fabric DDR, konfigurirate put podataka konfiguracije APB u MSS-u (FIC_2). Funkcija SystemInit() zapisuje podatke u FDDR konfiguracijske registre putem FIC_2 APB sučelja.
Bilješka: Ako koristite System Builder, konfiguracijski put se postavlja i povezuje automatski.
Slika 2-5 • Konfigurator FIC_2 završenview
Za konfiguraciju FIC_2 sučelja:
- Otvorite dijalog FIC_2 konfiguratora (Slika 2-5) iz MSS konfiguratora.
- Odaberite opciju Initialize peripherals using Cortex-M3.
- Provjerite je li označen MSS DDR, kao i Fabric DDR/SERDES blokovi ako ih koristite.
- Kliknite OK za spremanje postavki. Ovo izlaže konfiguracijske priključke FIC_2 (sučelja sabirnice sata, resetiranja i APB), kao što je prikazano na slici 2-6.
- Generirajte MSS. FIC_2 priključci (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK i FIC_2_APB_M_RESET_N) sada su izloženi na MSS sučelju i mogu se spojiti na CoreSF2Config i CoreSF2Reset prema specifikaciji rješenja za inicijalizaciju periferije
Slika 2-6 • FIC_2 priključci
Opis luke
FDDR jezgreni priključci
Tablica 3-1 • FDDR jezgreni priključci
| Naziv priključka | Smjer | Opis |
| CORE_RESET_N | IN | Reset FDDR kontrolera |
| CLK_BAZA | IN | FDDR Fabric Interface Clock |
| FPLL_LOCK | VAN | FDDR PLL Lock izlaz – visok kada je FDDR PLL zaključan |
| CLK_BASE_PLL_LOCK | IN | Fabric PLL Lock Input. Ovaj unos je izložen samo kada je odabrana opcija Koristi FAB_PLL_LOCK. |
Interrupt Ports
Ova grupa priključaka je izložena kada odaberete opciju Enable Interrupts.
Tablica 3-2 • Priključci prekida
| Naziv priključka | Smjer | Opis |
| PLL_LOCK_INT | VAN | Potvrđuje kada se FDDR PLL zaključa. |
| PLL_LOCKLOST_INT | VAN | Pojavljuje se kada se izgubi FDDR PLL zaključavanje. |
| ECC_INT | VAN | Potvrđuje kada se dogodi ECC događaj. |
| IO_CALIB_INT | VAN | Potvrđuje kada je I/O kalibracija dovršena. |
| FIC_INT | VAN | Potvrđuje kada postoji greška u AHB/AXI protokolu na Fabric sučelju. |
APB3 konfiguracijsko sučelje
Tablica 3-3 • APB3 konfiguracijsko sučelje
| Naziv priključka | Smjer | Opis |
| APB_S_KAŽNJENO | IN | Slave Enable |
| APB_S_PSEL | IN | Slave Select |
| APB_S_PWRITE | IN | Napišite Omogući |
| APB_S_PADDR[10:2] | IN | Adresa |
| APB_S_PWDATA[15:0] | IN | Zapiši podatke |
| APB_S_PREADY | VAN | Spreman za robove |
| APB_S_PSLVERR | VAN | Slave Error |
| APB_S_PRDATA[15:0] | VAN | Čitaj podatke |
| APB_S_PRESET_N | IN | Slave Reset |
| APB_S_PCLK | IN | Sat |
DDR PHY sučelje
Tablica 3-4 • DDR PHY sučelje
| Naziv priključka | Smjer | Opis |
| FDDR_CAS_N | VAN | DRAM CASN |
| FDDR_CKE | VAN | DRAM CKE |
| FDDR_CLK | VAN | Sat, P strana |
| FDDR_CLK_N | VAN | Sat, N strana |
| FDDR_CS_N | VAN | DRAM CSN |
| FDDR_ODT | VAN | DRAM ODT |
| FDDR_RAS_N | VAN | DRAM RASN |
| FDDR_RESET_N | VAN | DRAM Reset za DDR3 |
| FDDR_WE_N | VAN | DRAM WEN |
| FDDR_ADDR[15:0] | VAN | Bitovi adrese Dram |
| FDDR_BA[2:0] | VAN | Adresa banke Dram |
| FDDR_DM_RDQS[4:0] | IZLAZ | Dram podatkovna maska |
| FDDR_DQS[4:0] | IZLAZ | Dram Data Strobe ulaz/izlaz – P strana |
| FDDR_DQS_N[4:0] | IZLAZ | Dram Data Strobe ulaz/izlaz – N strana |
| FDDR_DQ[35:0] | IZLAZ | DRAM ulaz/izlaz podataka |
| FDDR_FIFO_WE_IN[2:0] | IN | FIFO u signalu |
| FDDR_FIFO_WE_OUT[2:0] | VAN | FIFO izlazni signal |
| FDDR_DM_RDQS ([3:0]/[1:0]/[0]) | IZLAZ | Dram podatkovna maska |
| FDDR_DQS ([3:0]/[1:0]/[0]) | IZLAZ | Dram Data Strobe ulaz/izlaz – P strana |
| FDDR_DQS_N ([3:0]/[1:0]/[0]) | IZLAZ | Dram Data Strobe ulaz/izlaz – N strana |
| FDDR_DQ ([31:0]/[15:0]/[7:0]) | IZLAZ | DRAM ulaz/izlaz podataka |
| FDDR_DQS_TMATCH_0_IN | IN | FIFO u signalu |
| FDDR_DQS_TMATCH_0_OUT | VAN | FIFO izlazni signal |
| FDDR_DQS_TMATCH_1_IN | IN | FIFO u signalu (samo 32-bitni) |
| FDDR_DQS_TMATCH_1_OUT | VAN | FIFO izlazni signal (samo 32-bitni) |
| FDDR_DM_RDQS_ECC | IZLAZ | Dram ECC podatkovna maska |
| FDDR_DQS_ECC | IZLAZ | Dram ECC Data Strobe Input/Output – P strana |
| FDDR_DQS_ECC_N | IZLAZ | Dram ECC Data Strobe ulaz/izlaz – N strana |
| FDDR_DQ_ECC ([3:0]/[1:0]/[0]) | IZLAZ | DRAM ECC ulaz/izlaz podataka |
| FDDR_DQS_TMATCH_ECC_IN | IN | ECC FIFO u signalu |
| FDDR_DQS_TMATCH_ECC_OUT | VAN | ECC FIFO izlazni signal (samo 32-bitni) |
Bilješka: Širine priključaka za neke priključke mijenjaju se ovisno o odabiru PHY širine. Oznaka "[a:0]/ [b:0]/[c:0]" koristi se za označavanje takvih priključaka, gdje se "[a:0]" odnosi na širinu priključka kada je odabrana 32-bitna PHY širina , “[b:0]” odgovara 16-bitnoj PHY širini, a “[c:0]” odgovara 8-bitnoj PHY širini.
AXI Bus sučelje
Tablica 3-5 • AXI sučelje sabirnice
| Naziv priključka | Smjer | Opis |
| AXI_S_SPREMNO | VAN | Napišite adresu spremno |
| AXI_S_WREADY | VAN | Napišite adresu spremno |
| AXI_S_BID[3:0] | VAN | ID odgovora |
| AXI_S_BRESP[1:0] | VAN | Napiši odgovor |
| AXI_S_BVALID | VAN | Napišite valjani odgovor |
| AXI_S_SPREMNO | VAN | Čitajte adresu spremnu |
| AXI_S_RID[3:0] | VAN | Pročitaj ID Tag |
| AXI_S_RRESP[1:0] | VAN | Pročitajte odgovor |
| AXI_S_RDATA[63:0] | VAN | Čitanje podataka |
| AXI_S_RLAST | VAN | Posljednje čitanje – Ovaj signal označava posljednji prijenos u nizu čitanja. |
| AXI_S_RVALID | VAN | Pročitana adresa važeća |
| AXI_S_AWID[3:0] | IN | Napišite ID adrese |
| AXI_S_AWADDR[31:0] | IN | Napiši adresu |
| AXI_S_AWLEN[3:0] | IN | Duljina praska |
| AXI_S_AWSIZE[1:0] | IN | Veličina praska |
| AXI_S_AWBURST[1:0] | IN | Vrsta praska |
| AXI_S_AWLOCK[1:0] | IN | Vrsta zaključavanja – Ovaj signal pruža dodatne informacije o atomskim karakteristikama prijenosa. |
| AXI_S_AWVALID | IN | Napišite važeću adresu |
| AXI_S_WID[3:0] | IN | Napišite ID podataka tag |
| AXI_S_WDATA[63:0] | IN | Zapišite podatke |
| AXI_S_WSTRB[7:0] | IN | Pišite strobove |
| AXI_S_WLAST | IN | Napiši zadnje |
| AXI_S_WVALID | IN | Napiši valjano |
| AXI_S_BREADY | IN | Pišite spremni |
| AXI_S_ARID[3:0] | IN | Pročitaj ID adrese |
| AXI_S_ARADDR[31:0] | IN | Pročitaj adresu |
| AXI_S_ARLEN[3:0] | IN | Duljina praska |
| AXI_S_ARSIZE[1:0] | IN | Veličina praska |
| AXI_S_ARBURST[1:0] | IN | Vrsta praska |
| AXI_S_ARLOCK[1:0] | IN | Vrsta brave |
| AXI_S_ARVALID | IN | Pročitana adresa važeća |
| AXI_S_SPREMNO | IN | Čitajte adresu spremnu |
| Naziv priključka | Smjer | Opis |
| AXI_S_CORE_RESET_N | IN | MDDR Global Reset |
| AXI_S_RMW | IN | Pokazuje jesu li svi bajtovi 64-bitne staze važeći za sve otkucaje AXI prijenosa.
|
AHB0 Bus sučelje
Tablica 3-6 • AHB0 sučelje sabirnice
| Naziv priključka | Smjer | Opis |
| AHB0_S_HREADYOUT | VAN | AHBL podređeni uređaj spreman – kada je visoko za pisanje znači da je podređeni uređaj spreman prihvatiti podatke, a kada je visoko za čitanje znači da su podaci valjani. |
| AHB0_S_HRESP | VAN | Status odgovora AHBL – Kada se na kraju transakcije postavi na visoku razinu, to znači da je transakcija dovršena s pogreškama. Kada je na kraju transakcije nizak, to znači da je transakcija uspješno dovršena. |
| AHB0_S_HRDATA[31:0] | VAN | AHBL očitavanje podataka – Čitanje podataka od slave do mastera |
| AHB0_S_HSEL | IN | AHBL slave select – Kada se potvrdi, slave je trenutno odabrani AHBL slave na AHB sabirnici. |
| AHB0_S_HADDR[31:0] | IN | AHBL adresa – adresa bajta na AHBL sučelju |
| AHB0_S_HBURST[2:0] | IN | AHBL duljina praska |
| AHB0_S_HSIZE[1:0] | IN | Veličina AHBL prijenosa – Označava veličinu trenutnog prijenosa (samo transakcije 8/16/32 bajta) |
| AHB0_S_HTRANS[1:0] | IN | Vrsta prijenosa AHBL – Označava vrstu prijenosa trenutne transakcije. |
| AHB0_S_HMASTLOCK | IN | AHBL zaključavanje – Kada se potvrdi, trenutni prijenos je dio zaključane transakcije. |
| AHB0_S_HWRITE | IN | AHBL pisanje – Kada je visoko, označava da je trenutna transakcija pisanje. Kada je nizak, to znači da je trenutna transakcija čitanje. |
| AHB0_S_SPREMNO | IN | AHBL spreman – kada je visok, označava da je podređeni uređaj spreman prihvatiti novu transakciju. |
| AHB0_S_HWDATA[31:0] | IN | AHBL pisanje podataka – pisanje podataka s mastera na slave |
AHB1 Bus sučelje
Tablica 3-7 • AHB1 sučelje sabirnice
| Naziv priključka | Smjer | Opis |
| AHB1_S_HREADYOUT | VAN | AHBL podređeni uređaj spreman – kada je visok za pisanje, označava da je podređeni uređaj spreman prihvatiti podatke, a kada je visok za čitanje, označava da su podaci valjani. |
| AHB1_S_HRESP | VAN | Status odgovora AHBL – Kada se na kraju transakcije postavi na visoku razinu, to znači da je transakcija dovršena s pogreškama. Kada je na kraju transakcije nizak, označava da je transakcija uspješno dovršena. |
| AHB1_S_HRDATA[31:0] | VAN | AHBL očitavanje podataka – Čitanje podataka od slave do mastera |
| AHB1_S_HSEL | IN | AHBL slave select – Kada se potvrdi, slave je trenutno odabrani AHBL slave na AHB sabirnici. |
| AHB1_S_HADDR[31:0] | IN | AHBL adresa – adresa bajta na AHBL sučelju |
| AHB1_S_HBURST[2:0] | IN | AHBL duljina praska |
| AHB1_S_HSIZE[1:0] | IN | Veličina AHBL prijenosa – Označava veličinu trenutnog prijenosa (samo transakcije od 8/16/32 bajta). |
| AHB1_S_HTRANS[1:0] | IN | Vrsta prijenosa AHBL – Označava vrstu prijenosa trenutne transakcije. |
| AHB1_S_HMASTLOCK | IN | AHBL zaključavanje – Kada se potvrdi, trenutni prijenos dio je zaključane transakcije. |
| AHB1_S_HWRITE | IN | AHBL pisanje – kada je visoko, označava da je trenutna transakcija pisanje. Kada je nizak, označava da je trenutna transakcija čitanje. |
| AHB1_S_SPREMNO | IN | AHBL spreman – kada je visok, označava da je podređeni uređaj spreman prihvatiti novu transakciju. |
| AHB1_S_HWDATA[31:0] | IN | AHBL pisanje podataka – pisanje podataka s mastera na slave |
Podrška za proizvode
Microsemi SoC Products Group podupire svoje proizvode raznim uslugama podrške, uključujući Službu za korisnike, Centar za tehničku podršku za korisnike, webstranice, elektroničke pošte i prodajnih ureda diljem svijeta. Ovaj dodatak sadrži informacije o kontaktiranju Microsemi SoC Products Group i korištenju ovih usluga podrške.
Služba za korisnike
Obratite se korisničkoj službi za netehničku podršku proizvoda, kao što su cijene proizvoda, nadogradnje proizvoda, ažurirane informacije, status narudžbe i autorizacija.
Iz Sjeverne Amerike nazovite 800.262.1060
Iz ostatka svijeta nazovite 650.318.4460
Faks, s bilo kojeg mjesta u svijetu, 408.643.6913
Centar za tehničku podršku korisnicima
Microsemi SoC Products Group zapošljava svoj centar za tehničku podršku korisnicima s visokokvalificiranim inženjerima koji vam mogu pomoći odgovoriti na vaša pitanja o hardveru, softveru i dizajnu o Microsemi SoC proizvodima. Centar za tehničku podršku korisnicima troši mnogo vremena stvarajući bilješke o aplikaciji, odgovore na uobičajena pitanja ciklusa projektiranja, dokumentaciju o poznatim problemima i razna često postavljana pitanja. Dakle, prije nego što nas kontaktirate, posjetite naše mrežne resurse. Vrlo je vjerojatno da smo već odgovorili na vaša pitanja.
Tehnička podrška
Posjetite korisničku podršku webweb mjesto (www.microsemi.com/soc/support/search/default.aspx) za više informacija i podršku. Mnogi odgovori dostupni su na pretraživom web resurs uključuje dijagrame, ilustracije i poveznice na druge resurse na webmjesto.
Webmjesto
Možete pregledavati razne tehničke i netehničke informacije na SoC početnoj stranici, na www.microsemi.com/soc.
Kontaktiranje Centra za tehničku podršku korisnicima
Visoko kvalificirani inženjeri rade u Centru za tehničku podršku. Centar za tehničku podršku može se kontaktirati e-poštom ili putem Microsemi SoC Products Group webmjesto.
Svoja tehnička pitanja možete poslati na našu adresu e-pošte i dobiti odgovore e-poštom, faksom ili telefonom. Također, ako imate problema s dizajnom, svoj dizajn možete poslati e-poštom files primati pomoć. Konstantno pratimo račun e-pošte tijekom dana. Kada nam šaljete svoj zahtjev, obavezno navedite svoje puno ime, naziv tvrtke i podatke za kontakt radi učinkovite obrade vašeg zahtjeva. E-mail adresa tehničke podrške je soc_tech@microsemi.com.
Moji slučajevi
Korisnici Microsemi SoC Products Group mogu predati i pratiti tehničke slučajeve online odlaskom na My Case
Izvan SAD-a
Korisnici koji trebaju pomoć izvan američkih vremenskih zona mogu kontaktirati tehničku podršku putem e-pošte (soc_tech@microsemi.com) ili kontaktirajte lokalni prodajni ured. Popisi prodajnih ureda mogu se pronaći na www.microsemi.com/soc/company/contact/default.aspx.
ITAR tehnička podrška
Za tehničku podršku za RH i RT FPGA koji su regulirani međunarodnim propisima o prometu oružjem (ITAR), kontaktirajte nas putem soc_tech_itar@microsemi.com. Alternativno, unutar Moji slučajevi odaberite Da na padajućem popisu ITAR. Za potpuni popis ITAR reguliranih Microsemi FPGA, posjetite ITAR web stranica.
Microsemi Corporation (NASDAQ: MSCC) nudi sveobuhvatan portfelj poluvodičkih rješenja za: zrakoplovstvo, obranu i sigurnost; poduzetništvo i komunikacije; te tržišta industrijske i alternativne energije. Proizvodi uključuju analogne i RF uređaje visokih performansi, visoke pouzdanosti, mješovite signale i RF integrirane sklopove, prilagodljive SoC-ove, FPGA-e i kompletne podsustave. Microsemi ima sjedište u Aliso Viejo, Kalifornija. Saznajte više na www.microsemi.com.
© 2014 Microsemi Corporation. Sva prava pridržana. Microsemi i Microsemi logo su zaštitni znaci Microsemi Corporation. Svi ostali zaštitni znakovi i znakovi usluga vlasništvo su svojih vlasnika.
Sjedište tvrtke Microsemi
One Enterprise, Aliso Viejo CA 92656 SAD
Unutar SAD-a: +1 949-380-6100
Prodajni: +1 949-380-6136
Faks: +1 949-215-4996
Dokumenti / Resursi
 |
Konfiguracija DDR kontrolera Microsemi SmartFusion2 FPGA Fabric [pdf] Korisnički priručnik Konfiguracija DDR kontrolera SmartFusion2 FPGA Fabric, SmartFusion2, Konfiguracija DDR kontrolera FPGA Fabric, Konfiguracija kontrolera |
