Microsemi SmartFusion2 FPGA Fabric DDR Controller Configuration User Guide
Enkonduko
La SmartFusion2 FPGA havas du enigitajn DDR-regilojn - unu alirebla per la MSS (MDDR) kaj la alia destinita por rekta aliro de la FPGA Fabric (FDDR). La MDDR kaj FDDR ambaŭ kontrolas ekster-blatajn DDR-memorojn.
Por plene agordi la Fabric DDR-regilon vi devas:
- Uzu la Ŝtofan Eksteran Memoran DDR-Regilon-Agordilon por agordi la DDR-Regilon, elektu ĝian datumvojan businterfacon (AXI aŭ AHBLite), kaj elektu la DDR-horloĝfrekvencon same kiel la ŝtofon-datumpadan horloĝfrekvencon.
- Agordu la registrovalorojn por la DDR-regilaj registroj por kongrui kun viaj eksteraj DDR-memorkarakterizaĵoj.
- Instancigu la Fabric DDR kiel parto de uzanta aplikaĵo kaj faru datumvojajn konektojn.
- Konektu la APB-agordan interfacon de la DDR-regilo kiel difinite de la Peripheral Initialization-solvo.
Ŝtofa Ekstera Memoro DDR-Regilo-Agordilo
La Konfiguratoro de Fabric External Memory DDR (FDDR) estas uzata por agordi la ĝeneralan datumvojon kaj la eksterajn DDR-memorparametrojn por la Fabric DDR-Regilo.
Figuro 1-1 • FDDR-Configurator Overview
Memoraj Agordoj
Uzu Memorajn Agordojn por agordi viajn memorajn elektojn en la MDDR.
- Memora Tipo – LPDDR, DDR2 aŭ DDR3
- Larĝo de datumoj – 32-bita, 16-bita aŭ 8-bita
- Horloĝa Frekvenco – Ajna valoro (Decimal/Frakcia) en la gamo de 20 MHz ĝis 333 MHz
- SECDED Ebligita ECC – ON aŭ OFF
- Mapado de Adreso – {VICO,BANKO,KOLONO},{BANKO,VICO,KOLONO}
Ŝtofa Interfaco Agordoj
FPGA Ŝtofa Interfaco - Ĉi tio estas la datuminterfaco inter la FDDR kaj la FPGA-dezajno. Ĉar la FDDR estas memorregilo, ĝi estas celita esti sklavo sur AXI aŭ AHB-buso. La Mastro de la buso iniciatas bustransakciojn, kiuj estas en victurno interpretitaj fare de la FDDR kiel memortransakcioj kaj komunikitaj al la ekster-blato DDR Memory. FDDR-ŝtofaj interfacaj opcioj estas:
- Uzante AXI-64-Interfacon - Unu majstro aliras la FDDR per 64-bita\ AXI-interfaco.
- Uzante Single AHB-32 Interface - Unu majstro aliras la FDDR per ununura 32-bita AHB-interfaco.
- Uzante Du AHB-32-Interfacojn - Du majstroj aliras la FDDR uzante du 32-bitajn AHB-interfacojn.
FPGA CLOCK Divizoro – Specifas la frekvencon inter la DDR-Regilo-horloĝo (CLK_FDDR) kaj la horloĝo kontrolanta la ŝtofan interfacon (CLK_FIC64). La CLK_FIC64-frekvenco devus esti egala al tiu de la AHB/AXI-subsistemo kiu estas ligita al la FDDR AHB/AXI-businterfaco. Por ekzample, se vi havas DDR RAM funkcianta je 200 MHz kaj via Fabric/AXI Subsistemo funkcias je 100 MHz, vi devas elekti dividon de 2 (Figuro 1-2).
Figuro 1-2 • Agordoj de Ŝtofa Interfaco - Interfaco AXI kaj Interkonsento pri Horloĝdividanto de FDDR
Uzu Ŝtofon PLL Ŝlosu – Se CLK_BASE estas fontita de Fabric CCC, vi povas konekti la ŝtofan CCC LOCK-eligon al la FDDR FAB_PLL_LOCK-enigo. CLK_BASE ne estas stabila ĝis la Fabric CCC ŝlosas. Tial, Microsemi rekomendas ke vi teni la FDDR en rekomencigita (t.e., aserti la CORE_RESET_N enigo) ĝis CLK_BASE estas stabila. La LOCK-produktaĵo de la Fabric CCC indikas ke la Fabric CCC-produktaĵhorloĝoj estas stabilaj. Kontrolante la opcion Uzu FAB_PLL_LOCK, vi povas elmontri la FAB_PLL_LOCK-enirhavenon de la FDDR. Vi povas tiam konekti la LOCK-eligon de la Fabric CCC al la FAB_PLL_LOCK-enigo de la FDDR.
IO Drive Forto
Elektu unu el la sekvaj veturfortoj por viaj DDR I/O-oj:
- Duona Vetura Forto
- Plena Stirado-Forto
Depende de via DDR Memoro-tipo kaj la I/O-Forto, kiun vi elektas, Libero SoC fiksas la DDR-I/O-Normon por via FDDR-sistemo jene:
| Tipo de memoro DDR | Duona Vetura Forto | Plena Stirado-Forto |
| DDR3 | SSTL15I | SSTL15II |
| DDR2 | SSTL18I | SSTL18II |
| LPDDR | LPDRI | LPDRII |
Ebligu Interrompojn
La FDDR kapablas levi interrompojn kiam certaj antaŭdifinitaj kondiĉoj estas kontentigitaj. Kontrolu Ebligi Interrompojn en la FDDR-agordilo se vi ŝatus uzi ĉi tiujn interrompojn en via aplikaĵo.
Ĉi tio elmontras la interrompajn signalojn sur la FDDR-instanco. Vi povas konekti ĉi tiujn interrompajn signalojn laŭ via dezajno. La sekvaj Interrompaj signaloj kaj iliaj antaŭkondiĉoj estas disponeblaj:
- FIC_INT - Generita kiam estas eraro en la transakcio inter la Majstro kaj la FDDR
- IO_CAL_INT – Ebligas vin rekalibri DDR-I/O per skribado al DDR-regilregistroj per la agorda interfaco de APB. Kiam kalibrado estas kompleta, ĉi tiu interrompo estas levita. Por detaloj pri I/O rekalibrado, raportu al la Microsemi SmartFusion2 Uzantgvidilo.
- PLL_LOCK_INT – Indikas ke la FDDR FPLL ŝlosis
- PLL_LOCKLOST_INT – Indikas ke la FDDR FPLL perdis seruron
- FDDR_ECC_INT - Indikas ke unu aŭ du-bita eraro estis detektita
Ŝtofa Horloĝo Ofteco
Kalkulo de horloĝfrekvenco bazita sur via nuna Horloĝfrekvenco kaj HORLOJ dividanto, montritaj en MHz.
Fabric Clock Frequency (in MHz) = Horloĝfrekvenco / HORLOĜA dividanto
Larĝo de memoro
Memora bendolarĝo-kalkulo bazita sur via nuna Horloĝa Frekvenca valoro en Mbps.
Memora Bandlarĝo (en Mbps) = 2 * Horloĝa Ofteco
Tuta Bandlarĝo
Tuta bendolarĝa kalkulo surbaze de via nuna Horloĝa Frekvenco, Datuma Larĝo kaj HORLOĜA dividanto, en Mbps.
Tuta Bendolarĝo (en Mbps) = (2 * Horloĝo-Frekvenco * Datuma Larĝo) / HORLOĜA Divido
Agordo de FDDR-Regilo
Kiam vi uzas la Fabric DDR-Regilon por aliri eksteran DDR-Memoron, la DDR-Regilo devas esti agordita ĉe rultempo. Ĉi tio estas farita skribante agordajn datumojn al diligentaj DDR-regilaj agordaj registroj. Ĉi tiuj agordaj datumoj dependas de la karakterizaĵoj de la ekstera DDR-memoro kaj via aplikaĵo. Ĉi tiu sekcio priskribas kiel enigi ĉi tiujn agordajn parametrojn en la FDDR-regila agordilo kaj kiel la agordaj datumoj estas administritaj kiel parto de la ĝenerala Peripheral Initialization solvo. Riferu al la Uzanto-Gvidilo pri Ekstercentra Initialization por detalaj informoj pri la solvo de Ekstercentra Inicialigo.
Fabric DDR Kontrolaj Registroj
La Ŝtofo DDR-Regilo havas aron da registroj, kiuj devas esti agordita ĉe rultempo. La agordaj valoroj por tiuj registroj reprezentas malsamajn parametrojn (ekzample, DDR-reĝimo, PHY-larĝo, eksploda reĝimo, ECC, ktp.). Por detaloj pri la agordaj registroj de DDR-regiloj, raportu al la Gvidilo de Uzanto de Microsemi SmartFusion2.
Ŝtofo DDR Registras Agordon
Uzu la langetojn pri Memoro-Iniziado (Figuro 2-1) kaj Memoro-Temigo (Figuro 2-2) por enigi parametrojn, kiuj respondas al via DDR-Memoro kaj aplikaĵo. Valoroj, kiujn vi enigas en ĉi tiuj langetoj, estas aŭtomate tradukitaj al la taŭgaj registro-valoroj. Kiam vi alklakas specifan parametron, ĝia responda registro estas priskribita en la Fenestro pri Registro-Priskribo (Figuro 1-1 sur paĝo 4).
Figuro 2-1 • FDDR-Agordo – Memoro-Initialization Tab
Figuro 2-2 • FDDR-Agordo – Memoro-Temiga Langeto
Importado de DDR-Agordo Files
Krom enigi parametrojn de DDR-memoro per la langetoj pri Inicialigo kaj Tempo de Memoro, vi povas importi valorojn de registro de DDR el file. Por fari tion, alklaku la butonon Importi Agordon kaj navigu al la teksto file enhavanta DDR-registrajn nomojn kaj valorojn. Figuro 2-3 montras la import-agordan sintakson.
Figuro 2-3 • DDR Register Configuration File Sintakso
Notu: Se vi elektas importi registrajn valorojn prefere ol enigi ilin per la GUI, vi devas specifi ĉiujn necesajn registrovalorojn. Vidu al la Uzantgvidilo de SmartFusion2 por detaloj
Eksportante DDR-Agordon Files
Vi ankaŭ povas eksporti la nunajn registrajn agordajn datumojn en tekston file. Ĉi tio file enhavos registrajn valorojn, kiujn vi importis (se ekzistas) kaj ankaŭ tiujn, kiuj estis komputitaj de GUI-parametroj, kiujn vi enigis en ĉi tiu dialogujo.
Se vi volas malfari ŝanĝojn, kiujn vi faris al la DDR-registra agordo, vi povas fari tion per Restarigi Defaŭltan. Ĉi tio forigas ĉiujn registrajn agordajn datumojn kaj vi devas aŭ reimporti aŭ reenigi ĉi tiujn datumojn. La datumoj estas rekomencigitaj al la aparataj rekomencigitaj valoroj.
Generita Datumo
Alklaku OK por generi la agordon. Surbaze de via enigo en la langetoj Ĝenerala, Memortempigo kaj Inicialigo de Memoro, la FDDR-Agordilo komputas valorojn por ĉiuj DDR-agordaj registroj kaj eksportas ĉi tiujn valorojn en vian firmware-projekton kaj simuladon. files. La eksportita file sintakso estas montrita en Figuro 2-4.
Figuro 2-4 • Eksportita DDR-Registra Agordo File Sintakso
Firmvaro
Kiam vi generas la SmartDesign, la sekvaj files estas generitaj en la dosierujo /firmware/ drivers_config/sys_config. Ĉi tiuj files estas postulataj por ke la firmvarkerno de CMSIS kompilu ĝuste kaj enhavu informojn pri via nuna dezajno, inkluzive de periferiaj agordaj datumoj kaj horloĝaj agordaj informoj por la MSS. Ne redaktu ĉi tiujn files permane, ĉar ili estas rekreitaj ĉiufoje kiam via radika dezajno estas regenerita.
- sys_config.c
- sys_config.h
- sys_config_mddr_define.h - MDDR-agordaj datumoj.
- sys_config_fddr_define.h - FDDR-agordaj datumoj.
- sys_config_mss_clocks.h - MSS-horloĝoj-agordo
Simulado
Kiam vi generas la SmartDesign asociitan kun via MSS, la sekva simulado files estas generitaj en la dosierujo /simulation:
- testo.bfm - Plej alta nivelo BFM file tio unue estas efektivigita dum iu simulado kiu ekzercas la SmartFusion2 MSS Cortex-M3-procesoron. Ĝi ekzekutas peripheral_init.bfm kaj user.bfm, en tiu ordo.
- periferia_init.bfm – Enhavas la BFM-proceduron, kiu imitas la funkcion CMSIS::SystemInit() rulitan sur la Cortex-M3 antaŭ ol vi eniras la proceduron main(). Ĝi kopias la agordajn datumojn por iu ajn flankaparato uzata en la dezajno al la ĝustaj periferiaj agordaj registroj kaj tiam atendas ke ĉiuj ekstercentraj estu pretaj antaŭ aserti, ke la uzanto povas uzi ĉi tiujn ekstercentrajn.
- FDDR_init.bfm – Enhavas BFM-skribajn komandojn, kiuj simulas skribojn de la datumoj de la registro de agordo de Fabric DDR, kiujn vi enigis (uzante la dialogkeston Redakti Registrojn) en la registrojn de DDR Controller.
- uzanto.bfm – Destinita por uzantkomandoj. Vi povas simuli la datumvojon aldonante viajn proprajn BFM-komandojn en ĉi tio file. Komandoj en ĉi tio file estos ekzekutita post kiam peripheral_init.bfm finiĝis.
Uzante la files supre, la agorda vojo estas simulita aŭtomate. Vi nur devas redakti la user.bfm file por simuli la datumvojon. Ne redaktu test.bfm, peripheral_init.bfm aŭ MDDR_init.bfm files kiel ĉi tiuj files estas rekreitaj ĉiufoje kiam via radika dezajno estas regenerita.
Ŝtofa DDR-Agorda Vojo
La Peripheral Initialization solvo postulas ke, krom specifi Fabric DDR agorda registro valoroj, vi agordas la APB agorda datuma vojo en la MSS (FIC_2). La SystemInit() funkcio skribas la datumojn al la FDDR-agordaj registroj per la FIC_2 APB-interfaco.
Notu: Se vi uzas Sistemkonstruilon, la agorda vojo estas fiksita kaj konektita aŭtomate.
Figuro 2-5 • FIC_2 Configurator Overview
Por agordi la FIC_2-interfacon:
- Malfermu la dialogon de agordilo FIC_2 (Figuro 2-5) de la MSS-agordilo.
- Elektu la eblon Iniciatigi ekstercentrajn uzante Cortex-M3.
- Certiĝu, ke la MSS DDR estas kontrolita, same kiel la Fabric DDR/SERDES-blokoj se vi uzas ilin.
- Alklaku OK por konservi viajn agordojn. Ĉi tio elmontras la agordajn havenojn de FIC_2 (Horloĝo, Reset kaj APB-businterfacoj), kiel montrite en Figuro 2-6.
- Generu la MSS. La FIC_2-havenoj (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK kaj FIC_2_APB_M_RESET_N) nun estas elmontritaj ĉe la MSS-interfaco kaj povas esti konektitaj al CoreSF2Config kaj CoreSF2Reset laŭ la Peripheral Initialization solvspecifo
Figuro 2-6 • FIC_2 Havenoj
Haveno Priskribo
FDDR Kernaj Havenoj
Tabelo 3-1 • FDDR Kernaj Havenoj
| Haveno Nomo | Direkto | Priskribo |
| CORE_RESET_N | IN | FDDR-Regilo Restarigi |
| CLK_BASE | IN | FDDR Fabric Interface Horloĝo |
| FPLL_LOCK | EKSTER | FDDR PLL Ŝlosa eligo - alta kiam FDDR PLL estas ŝlosita |
| CLK_BASE_PLL_LOCK | IN | Ŝtofa PLL Ŝlosilo Enigo. Ĉi tiu enigo estas elmontrita nur kiam la opcio Uzu FAB_PLL_LOCK estas elektita. |
Interrompi Havenojn
Ĉi tiu grupo de havenoj estas elmontrita kiam vi elektas la opcion Ebligi Interrompojn.
Tabelo 3-2 • Interrompaj Havenoj
| Haveno Nomo | Direkto | Priskribo |
| PLL_LOCK_INT | EKSTER | Asertas kiam FDDR PLL ŝlosas. |
| PLL_LOCKLOST_INT | EKSTER | Asertas kiam FDDR PLL-ŝlosilo estas perdita. |
| ECC_INT | EKSTER | Asertas kiam okazas ECC-Okazaĵo. |
| IO_CALIB_INT | EKSTER | Asertas kiam I/O-kalibrado estas kompleta. |
| FIC_INT | EKSTER | Asertas kiam estas eraro en la AHB/AXI-protokolo sur la Fabric-interfaco. |
APB3 Agorda Interfaco
Tabelo 3-3 • APB3-Agorda Interfaco
| Haveno Nomo | Direkto | Priskribo |
| APB_S_PENABLE | IN | Sklavo Ebligi |
| APB_S_PSEL | IN | Sklavo Elekto |
| APB_S_PWRITE | IN | Skribu Ebligu |
| APB_S_PADDR[10:2] | IN | Adreso |
| APB_S_PWDATA[15:0] | IN | Skribu Datumojn |
| APB_S_PRADY | EKSTER | Sklavo Preta |
| APB_S_PSLVERR | EKSTER | Sklava Eraro |
| APB_S_PRDATA[15:0] | EKSTER | Legu Datumojn |
| APB_S_PRESET_N | IN | Sklavo Restarigi |
| APB_S_PCLK | IN | Horloĝo |
DDR PHY-Interfaco
Tabelo 3-4 • DDR PHY-Interfaco
| Haveno Nomo | Direkto | Priskribo |
| FDDR_CAS_N | EKSTER | DRAM CASN |
| FDDR_CKE | EKSTER | DRAM CKE |
| FDDR_CLK | EKSTER | Horloĝo, P-flanko |
| FDDR_CLK_N | EKSTER | Horloĝo, N-flanko |
| FDDR_CS_N | EKSTER | DRAM CSN |
| FDDR_ODT | EKSTER | DRAM ODT |
| FDDR_RAS_N | EKSTER | DRAM RASN |
| FDDR_RESET_N | EKSTER | DRAM Restarigi por DDR3 |
| FDDR_WE_N | EKSTER | DRAM WEN |
| FDDR_ADDR[15:0] | EKSTER | Dram-adresaj bitoj |
| FDDR_BA[2:0] | EKSTER | Adreso de Dram Bank |
| FDDR_DM_RDQS[4:0] | INOUT | Dram Datuma Masko |
| FDDR_DQS[4:0] | INOUT | Dram Datumoj Strobe Enigo/Eligo - P Flanko |
| FDDR_DQS_N[4:0] | INOUT | Dram Datumoj Strobe Enigo/Eligo - N Flanko |
| FDDR_DQ[35:0] | INOUT | Enigo/Eligo de Datumoj de DRAM |
| FDDR_FIFO_WE_IN[2:0] | IN | FIFO en signalo |
| FDDR_FIFO_WE_OUT[2:0] | EKSTER | FIFO eksteren signalo |
| FDDR_DM_RDQS ([3:0]/[1:0]/[0]) | INOUT | Dram Datuma Masko |
| FDDR_DQS ([3:0]/[1:0]/[0]) | INOUT | Dram Datumoj Strobe Enigo/Eligo - P Flanko |
| FDDR_DQS_N ([3:0]/[1:0]/[0]) | INOUT | Dram Datumoj Strobe Enigo/Eligo - N Flanko |
| FDDR_DQ ([31:0]/[15:0]/[7:0]) | INOUT | Enigo/Eligo de Datumoj de DRAM |
| FDDR_DQS_TMATCH_0_IN | IN | FIFO en signalo |
| FDDR_DQS_TMATCH_0_OUT | EKSTER | FIFO eksteren signalo |
| FDDR_DQS_TMATCH_1_IN | IN | FIFO en signalo (32-bita nur) |
| FDDR_DQS_TMATCH_1_OUT | EKSTER | FIFO-elsignalo (nur 32-bita) |
| FDDR_DM_RDQS_ECC | INOUT | Dram ECC Datuma Masko |
| FDDR_DQS_ECC | INOUT | Dram ECC Data Strobe Enigo/Eligo - P Flanko |
| FDDR_DQS_ECC_N | INOUT | Dram ECC Data Strobe Enigo/Eligo - N Flanko |
| FDDR_DQ_ECC ([3:0]/[1:0]/[0]) | INOUT | DRAM ECC Datuma Enigo/Eligo |
| FDDR_DQS_TMATCH_ECC_IN | IN | ECC FIFO en signalo |
| FDDR_DQS_TMATCH_ECC_OUT | EKSTER | ECC FIFO eksteren signalo (32-bita nur) |
Notu: Havenlarĝoj por kelkaj havenoj ŝanĝiĝas depende de la elekto de la PHY-larĝo. La notacio "[a:0]/ [b:0]/[c:0]" estas uzata por indiki tiajn havenojn, kie "[a:0]" rilatas al la havenolarĝo kiam 32-bita PHY-larĝo estas elektita. , "[b:0]" respondas al 16-bita PHY-larĝo, kaj "[c:0]" respondas al 8-bita PHY-larĝo.
AXI Busa Interfaco
Tabelo 3-5 • AXI Bus Interfaco
| Haveno Nomo | Direkto | Priskribo |
| AXI_S_AWREADY | EKSTER | Skribu adreson preta |
| AXI_S_WREADY | EKSTER | Skribu adreson preta |
| AXI_S_BID[3:0] | EKSTER | Responda ID |
| AXI_S_BRESP[1:0] | EKSTER | Skribu respondon |
| AXI_S_BVALID | EKSTER | Skribu respondon valida |
| AXI_S_ARREADY | EKSTER | Legu adreson preta |
| AXI_S_RID[3:0] | EKSTER | Legu ID Tag |
| AXI_S_RRESP[1:0] | EKSTER | Legu Respondon |
| AXI_S_RDATA[63:0] | EKSTER | Legu datumojn |
| AXI_S_RLAST | EKSTER | Legi Laste - Ĉi tiu signalo indikas la lastan translokigon en legita eksplodo. |
| AXI_S_RVALID | EKSTER | Legu adreso valida |
| AXI_S_AWID[3:0] | IN | Skribu Adreso ID |
| AXI_S_AWADDR[31:0] | IN | Skribu adreson |
| AXI_S_AWLEN[3:0] | IN | La longo de eksplodo |
| AXI_S_AWSIZE[1:0] | IN | Eksploda grandeco |
| AXI_S_AWBURST[1:0] | IN | Burst tipo |
| AXI_S_AWLOCK[1:0] | IN | Ŝlosila tipo - Ĉi tiu signalo provizas pliajn informojn pri la atomaj trajtoj de la translokigo. |
| AXI_S_AWVALID | IN | Skribu adreson valida |
| AXI_S_WID[3:0] | IN | Skribu Datuman ID tag |
| AXI_S_WDATA[63:0] | IN | Skribu datumojn |
| AXI_S_WSTRB[7:0] | IN | Skribu stroboskopojn |
| AXI_S_WLAST | IN | Skribu laste |
| AXI_S_WVALID | IN | Skribu valida |
| AXI_S_BREADY | IN | Skribu preta |
| AXI_S_ARID[3:0] | IN | Legu Adreso ID |
| AXI_S_ARADDR[31:0] | IN | Legu adreson |
| AXI_S_ARLEN[3:0] | IN | La longo de eksplodo |
| AXI_S_ARSIZE[1:0] | IN | Eksploda grandeco |
| AXI_S_ARBURST[1:0] | IN | Burst tipo |
| AXI_S_ARLOCK[1:0] | IN | Ŝlosila Tipo |
| AXI_S_ARVALID | IN | Legu adreso valida |
| AXI_S_RREADY | IN | Legu adreson preta |
| Haveno Nomo | Direkto | Priskribo |
| AXI_S_CORE_RESET_N | IN | MDDR Tutmonda Restarigi |
| AXI_S_RMW | IN | Indikas ĉu ĉiuj bajtoj de 64-bita leno validas por ĉiuj taktoj de AXI-translokigo.
|
AHB0 Busa Interfaco
Tabelo 3-6 • AHB0 Bus Interfaco
| Haveno Nomo | Direkto | Priskribo |
| AHB0_S_HREADYOUT | EKSTER | AHBL-sklavo preta - Kiam alta por skribo indikas ke la sklavo estas preta akcepti datenojn kaj kiam alta por legado indikas ke datenoj estas validaj. |
| AHB0_S_HRESP | EKSTER | AHBL responda statuso - Kiam veturita alte ĉe la fino de transakcio indikas ke la transakcio finiĝis kun eraroj. Kiam veturita malalte ĉe la fino de transakcio indikas ke la transakcio kompletigis sukcese. |
| AHB0_S_HRDATA[31:0] | EKSTER | AHBL legi datumojn - Legu datumojn de la sklavo al la majstro |
| AHB0_S_HSEL | IN | AHBL-sklavo elektas - Kiam asertita, la sklavo estas la nuntempe elektita AHBL-sklavo sur la AHB-buso. |
| AHB0_S_HADDR[31:0] | IN | AHBL-adreso - bajtadreso sur la AHBL-interfaco |
| AHB0_S_HBURST[2:0] | IN | AHBL Burst Longo |
| AHB0_S_HSIZE[1:0] | IN | AHBL-transiga grandeco - Indikas la grandecon de la nuna translokigo (nur 8/16/32 bajtaj transakcioj) |
| AHB0_S_HTRANS[1:0] | IN | AHBL-transiga tipo - Indikas la translokigan tipon de la nuna transakcio. |
| AHB0_S_HMASTLOCK | IN | AHBL-seruro - Kiam asertita la nuna translokigo estas parto de ŝlosita transakcio. |
| AHB0_S_HWRITE | IN | AHBL-skribi - Kiam alta indikas, ke la nuna transakcio estas skribo. Kiam malalta indikas ke la nuna transakcio estas legado. |
| AHB0_S_HREADY | IN | AHBL preta - Kiam alta, indikas ke la sklavo estas preta akcepti novan transakcion. |
| AHB0_S_HWDATA[31:0] | IN | AHBL skribdatenoj - Skribu datumojn de la majstro ĝis la sklavo |
AHB1 Busa Interfaco
Tabelo 3-7 • AHB1 Bus Interfaco
| Haveno Nomo | Direkto | Priskribo |
| AHB1_S_HREADYOUT | EKSTER | AHBL-sklavo preta - Kiam alta por skribo, indikas ke la sklavo estas preta akcepti datenojn, kaj kiam alta por legado, indikas ke tiu datumo estas valida. |
| AHB1_S_HRESP | EKSTER | AHBL responda statuso - Kiam veturita alte ĉe la fino de transakcio indikas ke la transakcio finiĝis kun eraroj. Kiam veturita malalte ĉe la fino de transakcio, indikas ke la transakcio kompletigis sukcese. |
| AHB1_S_HRDATA[31:0] | EKSTER | AHBL legi datumojn - Legu datumojn de la sklavo al la majstro |
| AHB1_S_HSEL | IN | AHBL-sklavo elektas - Kiam asertita, la sklavo estas la nuntempe elektita AHBL-sklavo sur la AHB-buso. |
| AHB1_S_HADDR[31:0] | IN | AHBL-adreso - bajtadreso sur la AHBL-interfaco |
| AHB1_S_HBURST[2:0] | IN | AHBL Burst Longo |
| AHB1_S_HSIZE[1:0] | IN | AHBL-transiga grandeco - Indikas la grandecon de la nuna translokigo (nur 8/16/32 bajtaj transakcioj). |
| AHB1_S_HTRANS[1:0] | IN | AHBL-transiga tipo - Indikas la translokigan tipon de la nuna transakcio. |
| AHB1_S_HMASTLOCK | IN | AHBL-seruro - Kiam asertita, la nuna translokigo estas parto de ŝlosita transakcio. |
| AHB1_S_HWRITE | IN | AHBL-skribi - Kiam alta, indikas ke la nuna transakcio estas skribo. Kiam malalte, indikas ke la nuna transakcio estas legado. |
| AHB1_S_HREADY | IN | AHBL preta - Kiam alta, indikas ke la sklavo estas preta akcepti novan transakcion. |
| AHB1_S_HWDATA[31:0] | IN | AHBL skribdatenoj - Skribu datumojn de la majstro ĝis la sklavo |
Produkta Subteno
Microsemi SoC Products Group subtenas siajn produktojn per diversaj helpservoj, inkluzive de Klienta Servo, Klienta Teknika Subtena Centro, webretejo, retpoŝto, kaj tutmonde vendaj oficejoj. Ĉi tiu apendico enhavas informojn pri kontaktado de Microsemi SoC Products Group kaj uzado de ĉi tiuj helpservoj.
Klienta Servo
Kontaktu Klientservon por ne-teknika produkta subteno, kiel produktaj prezoj, produktaj ĝisdatigoj, ĝisdatigaj informoj, mendostatuso kaj rajtigo.
El Nordameriko, voku 800.262.1060
El la resto de la mondo, voku 650.318.4460
Faksi, de ie ajn en la mondo, 408.643.6913
Klienta Teknika Subtena Centro
Microsemi SoC Products Group provizas sian Klientan Teknikan Subtenan Centron kun tre lertaj inĝenieroj, kiuj povas helpi respondi viajn aparataron, programaron kaj desegnajn demandojn pri Microsemi SoC-Produktoj. La Klienta Teknika Subtena Centro pasigas multe da tempo kreante aplikajn notojn, respondojn al oftaj dezajnaj ciklodemandoj, dokumentadon de konataj problemoj kaj diversaj Oftaj Demandoj. Do, antaŭ ol vi kontaktu nin, bonvolu viziti niajn retajn rimedojn. Tre verŝajne ni jam respondis viajn demandojn.
Teknika Subteno
Vizitu la Klienta Subteno webretejo (www.microsemi.com/soc/support/search/default.aspx) por pliaj informoj kaj subteno. Multaj respondoj haveblaj sur la serĉebla web rimedo inkluzivas diagramojn, ilustraĵojn kaj ligilojn al aliaj rimedoj sur la webretejo.
Webretejo
Vi povas foliumi diversajn teknikajn kaj ne-teknikajn informojn sur la ĉefpaĝo de SoC, ĉe www.microsemi.com/soc.
Kontakti la Klienta Teknika Subtena Centro
Tre spertaj inĝenieroj dungis la Teknikan Subtenan Centron. La Teknika Subtena Centro povas esti kontaktita retpoŝte aŭ per la Microsemi SoC Products Group webretejo.
Retpoŝto
Vi povas komuniki viajn teknikajn demandojn al nia retadreso kaj ricevi respondojn per retpoŝto, telefakso aŭ telefono. Ankaŭ, se vi havas problemojn pri dezajno, vi povas retpoŝti vian dezajnon files ricevi helpon. Ni konstante kontrolas la retpoŝtan konton dum la tuta tago. Sendante vian peton al ni, bonvolu nepre inkluzivi vian plenan nomon, kompanian nomon kaj viajn kontaktinformojn por efika prilaborado de via peto. La retadreso de teknika subteno estas soc_tech@microsemi.com.
Miaj Kazoj
Klientoj de Microsemi SoC Products Group povas sendi kaj spuri teknikajn kazojn interrete irante al Mia Kazo
Ekster Usono
Klientoj, kiuj bezonas helpon ekster la usonaj horzonoj, povas aŭ kontakti teknikan subtenon per retpoŝto (soc_tech@microsemi.com) aŭ kontaktu lokan vendan oficejon. Vendaj oficejo-listoj troveblas ĉe www.microsemi.com/soc/company/contact/default.aspx.
ITAR Teknika Subteno
Por teknika subteno pri RH kaj RT FPGA-oj reguligitaj de Internacia Trafiko en Armiloj (ITAR), kontaktu nin per soc_tech_itar@microsemi.com. Alternative, ene de Miaj Kazoj, elektu Jes en la fallisto de ITAR. Por kompleta listo de ITAR-reguligitaj Microsemi FPGA-oj, vizitu la ITAR web paĝo.
Microsemi Corporation (NASDAQ: MSCC) ofertas ampleksan biletujon da duonkonduktaĵsolvoj por: aerospaco, defendo kaj sekureco; entrepreno kaj komunikado; kaj industriaj kaj alternativaj energimerkatoj. Produktoj inkluzivas alt-efikecajn, altfidindajn analogajn kaj RF-aparatojn, miksitan signalon kaj RF-integrajn cirkvitojn, agordeblajn SoC-ojn, FPGA-ojn kaj kompletajn subsistemojn. Microsemi havas ĉefsidejon en Aliso Viejo, Kalifornio. Lernu pli ĉe www.microsemi.com.
© 2014 Microsemi Corporation. Ĉiuj rajtoj rezervitaj. Microsemi kaj la Microsemi-emblemo estas varmarkoj de Microsemi Corporation. Ĉiuj aliaj varmarkoj kaj servomarkoj estas la posedaĵo de siaj respektivaj posedantoj.
Microsemi Korporacia Ĉefsidejo
One Enterprise, Aliso Viejo CA 92656 Usono
Ene de Usono: +1 949-380-6100
Vendo: +1 949-380-6136
Faksi: +1 949-215-4996
Dokumentoj/Rimedoj
 |
Microsemi SmartFusion2 FPGA Fabric DDR Controller Configuration [pdf] Uzantogvidilo SmartFusion2 FPGA Fabric DDR-Regilo-Agordo, SmartFusion2, FPGA-Ŝtofo DDR-Regilo-Agordo, Regilo-agordo |
