Microsemi SmartFusion2 FPGA Fabric DDR 控制器配置用户指南

FPGA 时钟分频器 – 指定 DDR 控制器时钟 (CLK_FDDR) 和控制结构接口的时钟 (CLK_FIC64) 之间的频率比。 CLK_FIC64 频率应等于连接到 FDDR AHB/AXI 总线接口的 AHB/AXI 子系统的频率。对于前amp例如，如果您有一个以 200 MHz 运行的 DDR RAM，而您的 Fabric/AXI 子系统以 100 MHz 运行，则必须选择一个除数 2（图 1-2）。

图 1-2 • Fabric 接口设置 – AXI 接口和 FDDR 时钟分频器协议

使用面料 锁相环锁 – 如果 CLK_BASE 来自架构 CCC，您可以将架构 CCC LOCK 输出连接到 FDDR FAB_PLL_LOCK 输入。 CLK_BASE 在 Fabric CCC 锁定之前不稳定。因此，Microsemi 建议您将 FDDR 保持在复位状态（即断言 CORE_RESET_N 输入），直到 CLK_BASE 稳定为止。 Fabric CCC 的 LOCK 输出表明 Fabric CCC 输出时钟稳定。通过选中 Use FAB_PLL_LOCK 选项，您可以公开 FDDR 的 FAB_PLL_LOCK 输入端口。然后，您可以将 Fabric CCC 的 LOCK 输出连接到 FDDR 的 FAB_PLL_LOCK 输入。

IO驱动强度

为您的 DDR I/O 选择以下驱动强度之一：

半驱动强度
全驱动强度

根据您的 DDR 内存类型和您选择的 I/O 强度，Libero SoC 为您的 FDDR 系统设置 DDR I/O 标准如下：

DDR内存类型	半驱动强度	全驱动强度
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
低功率DDR	LPDRI	LPDRII

启用中断

FDDR 能够在满足某些预定义条件时引发中断。如果您想在您的应用程序中使用这些中断，请选中 FDDR 配置器中的启用中断。
这会暴露 FDDR 实例上的中断信号。您可以根据设计需要连接这些中断信号。以下中断信号及其前提条件可用：

FIC_INT – 当Master和FDDR之间的交易出现错误时产生
IO_CAL_INT – 使您能够通过 APB 配置接口写入 DDR 控制器寄存器来重新校准 DDR I/O。校准完成后，将引发此中断。有关 I/O 重新校准的详细信息，请参阅 Microsemi SmartFusion2 用户指南。

PLL_LOCK_INT – 表示 FDDR FPLL 已经锁定
PLL_LOCKLOST_INT – 指示 FDDR FPLL 已失去锁定
FDDR_ECC_INT – 表示检测到一位或两位错误

结构时钟频率

时钟频率计算基于您当前的时钟频率和时钟分频器，以 MHz 显示。
结构时钟频率（以 MHz 为单位）= 时钟频率 / CLOCK 除数

内存带宽

内存带宽计算基于您当前的时钟频率值（以 Mbps 为单位）。
内存带宽（以 Mbps 为单位）= 2 * 时钟频率

总带宽

基于当前时钟频率、数据宽度和时钟除数的总带宽计算，以 Mbps 为单位。
总带宽（以 Mbps 为单位）=（2 * 时钟频率 * 数据宽度）/ CLOCK 除数

FDDR 控制器配置

当您使用 Fabric DDR 控制器访问外部 DDR 内存时，必须在运行时配置 DDR 控制器。这是通过将配置数据写入专用 DDR 控制器配置寄存器来完成的。此配置数据取决于外部 DDR 存储器和您的应用程序的特性。本节介绍如何在 FDDR 控制器配置器中输入这些配置参数，以及如何将配置数据作为整体外设初始化解决方案的一部分进行管理。有关外设初始化解决方案的详细信息，请参阅外设初始化用户指南。

架构 DDR 控制寄存器

Fabric DDR 控制器有一组需要在运行时配置的寄存器。这些寄存器的配置值代表不同的参数（例如ample、DDR 模式、PHY 宽度、突发模式、ECC 等）。有关 DDR 控制器配置寄存器的详细信息，请参阅 Microsemi SmartFusion2 用户指南。

结构 DDR 寄存器配置

使用 Memory Initialization（图 2-1）和 Memory Timing（图 2-2）选项卡输入与您的 DDR 内存和应用相对应的参数。您在这些选项卡中输入的值会自动转换为适当的寄存器值。当您单击特定参数时，其对应的寄存器将在寄存器描述窗口（第 1 页的图 1-4）中进行描述。

图 2-1 • FDDR 配置——内存初始化选项卡

图 2-2 • FDDR 配置——内存时序选项卡

导入 DDR 配置 Files

除了使用 Memory Initialization 和 Timing 选项卡输入 DDR Memory 参数外，您还可以从 file. 为此，请单击“导入配置”按钮并导航到文本 file 包含 DDR 寄存器名称和值。图 2-3 显示了导入配置语法。

图 2-3 • DDR 寄存器配置 File 句法

笔记： 如果您选择导入寄存器值而不是使用 GUI 输入它们，则必须指定所有必要的寄存器值。有关详细信息，请参阅 SmartFusion2 用户指南

导出 DDR 配置 Files

也可以将当前寄存器配置数据导出为文本 file。这 file 将包含您导入的寄存器值（如果有）以及根据您在此对话框中输入的 GUI 参数计算的值。
如果要撤消对 DDR 寄存器配置所做的更改，可以使用 Restore Default 来完成。这将删除所有寄存器配置数据，您必须重新导入或重新输入该数据。数据被重置为硬件重置值。

生成的数据

单击“确定”以生成配置。根据您在 General、Memory Timing 和 Memory Initialization 选项卡中的输入，FDDR Configurator 计算所有 DDR 配置寄存器的值并将这些值导出到您的固件项目和仿真中 file秒。出口的 file 语法如图 2-4 所示。

图 2-4 • 导出的 DDR 寄存器配置 File 句法

固件

当您生成 SmartDesign 时，以下内容 file在 /firmware/drivers_config/sys_config 目录中生成。这些 fileCMSIS 固件内核需要 s 才能正确编译并包含有关您当前设计的信息，包括 MSS 的外设配置数据和时钟配置信息。不要编辑这些 file这是手动的，因为每次重新生成根设计时都会重新创建它们。

系统配置文件
系统配置.h
sys_config_mddr_define.h – MDDR 配置数据。
sys_config_fddr_define.h——FDDR 配置数据。
sys_config_mss_clocks.h – MSS 时钟配置

模拟

当您生成与您的 MSS 关联的 SmartDesign 时，以下模拟 file在/simulation目录下生成：

测试.bfm – 顶级 BFM file 这是在任何运行 SmartFusion2 MSS Cortex-M3 处理器的模拟期间首先执行的。它按顺序执行 peripheral_init.bfm 和 user.bfm。
外设_init.bfm – 包含在您进入 main() 过程之前模拟在 Cortex-M3 上运行的 CMSIS::SystemInit() 函数的 BFM 过程。它将设计中使用的任何外设的配置数据复制到正确的外设配置寄存器，然后等待所有外设准备就绪，然后断言用户可以使用这些外设。
FDDR_init.bfm – 包含 BFM 写入命令，模拟将您输入（使用编辑寄存器对话框）的结构 DDR 配置寄存器数据写入 DDR 控制器寄存器。
用户.bfm – 用于用户命令。您可以通过在此添加自己的 BFM 命令来模拟数据路径 file. 在此命令 file 将在 peripheral_init.bfm 完成后执行。

使用 files 以上，配置路径是自动模拟的。你只需要编辑 user.bfm file 模拟数据路径。不要编辑 test.bfm、peripheral_init.bfm 或 MDDR_init.bfm file就像这些 file每次重新生成根设计时都会重新创建 s。

架构 DDR 配置路径

外设初始化解决方案要求，除了指定结构 DDR 配置寄存器值之外，您还需要在 MSS (FIC_2) 中配置 APB 配置数据路径。 SystemInit() 函数通过 FIC_2 APB 接口将数据写入 FDDR 配置寄存器。

笔记： 如果您使用的是 System Builder，则会自动设置和连接配置路径。

图 2-5 • FIC_2 配置器结束view

配置 FIC_2 接口：

从 MSS 配置器打开 FIC_2 配置器对话框（图 2-5）。
选择 Initialize peripherals using Cortex-M3 选项。
确保选中 MSS DDR，如果正在使用 Fabric DDR/SERDES 块，也选中它们。
单击确定以保存您的设置。这将公开 FIC_2 配置端口（时钟、复位和 APB 总线接口），如图 2-6 所示。

生成 MSS。 FIC_2 端口（FIC_2_APB_MASTER、FIC_2_APB_M_PCLK 和 FIC_2_APB_M_RESET_N）现在暴露在 MSS 接口上，并且可以根据外设初始化解决方案规范连接到 CoreSF2Config 和 CoreSF2Reset

图 2-6 • FIC_2 端口

端口描述

FDDR 核心端口

表 3-1 • FDDR 内核端口

端口名称	方向	描述
核心_重置_N	IN	FDDR 控制器复位
时钟基址	IN	FDDR 结构接口时钟
FPLL_锁定	出去	FDDR PLL 锁定输出——当 FDDR PLL 锁定时为高电平
CLK_BASE_PLL_锁	IN	架构 PLL 锁定输入。 This input is exposed only when the Use FAB_PLL_LOCK option is selected.

中断端口

当您选择 Enable Interrupts 选项时，将公开这组端口。

表 3-2 • 中断端口

端口名称	方向	描述
PLL_LOCK_INT	出去	当 FDDR PLL 锁定时置位。
PLL_LOCKLOST_INT	出去	当 FDDR PLL 锁定丢失时置位。
ECC_INT	出去	当 ECC 事件发生时置位。
IO_CALIB_INT	出去	I/O 校准完成时置位。
FIC_INT	出去	当 Fabric 接口上的 AHB/AXI 协议出现错误时置位。

APB3 配置界面

表 3-3 • APB3 配置界面

端口名称	方向	描述
APB_S_PENABLE	IN	从使能
APB_S_PSEL	IN	从机选择
APB_S_PWRITE	IN	写使能
APB_S_PADDR[10:2]	IN	地址
APB_S_PWDATA[15:0]	IN	写入数据
APB_S_PREADY	出去	从站就绪
APB_S_PSLVERR	出去	从机错误
APB_S_PRDATA[15:0]	出去	读取数据
APB_S_PRESET_N	IN	从复位
APB_S_PCLK	IN	钟

DDR PHY 接口

表 3-4 • DDR PHY 接口

端口名称	方向	描述
FDDR_CAS_N	出去	动态随机存取存储器
内存模块	出去	内存CKE
FDDR时钟	出去	时钟，P侧
FDDR_CLK_N	出去	时钟，N 侧
FDDR_CS_N	出去	动态随机存取存储器
FDDR_ODT	出去	动态随机存取存储器
FDDR_RAS_N	出去	动态随机存取存储器
FDDR_重置_N	出去	DDR3 的 DRAM 重置
FDDR_WE_N	出去	文德拉姆
FDDR_地址[15:0]	出去	内存地址位
FDDR_BA[2:0]	出去	Dram 银行地址
FDDR_DM_RDQS[4:0]	进出	数据掩码
FDDR_DQS[4:0]	进出	Dram 数据选通输入/输出 – P 侧
FDDR_DQS_N[4:0]	进出	Dram 数据选通输入/输出 – N 侧
FDDR_DQ[35:0]	进出	DRAM 数据输入/输出
FDDR_FIFO_WE_输入[2:0]	IN	FIFO 输入信号
FDDR_FIFO_WE_输出[2:0]	出去	FIFO输出信号
FDDR_DM_RDQS ([3:0]/[1:0]/[0])	进出	数据掩码
FDDR_DQS ([3:0]/[1:0]/[0])	进出	Dram 数据选通输入/输出 – P 侧
FDDR_DQS_N ([3:0]/[1:0]/[0])	进出	Dram 数据选通输入/输出 – N 侧
FDDR_DQ ([31:0]/[15:0]/[7:0])	进出	DRAM 数据输入/输出
FDDR_DQS_TMATCH_0_IN	IN	FIFO 输入信号
FDDR_DQS_TMATCH_0_OUT	出去	FIFO输出信号
FDDR_DQS_TMATCH_1_IN	IN	信号中的 FIFO（仅限 32 位）
FDDR_DQS_TMATCH_1_OUT	出去	FIFO 输出信号（仅限 32 位）
FDDR_DM_RDQS_ECC	进出	DRAM ECC 数据掩码
FDDR_DQS_ECC	进出	Dram ECC 数据选通输入/输出 – P 侧
FDDR_DQS_ECC_N	进出	Dram ECC 数据选通输入/输出 – N 侧
FDDR_DQ_ECC ([3:0]/[1:0]/[0])	进出	DRAM ECC 数据输入/输出
FDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO 输入信号
FDDR_DQS_TMATCH_ECC_OUT	出去	ECC FIFO 输出信号（仅限 32 位）

笔记： 某些端口的端口宽度会根据 PHY 宽度的选择而改变。符号“[a:0]/[b:0]/[c:0]”用于表示此类端口，其中“[a:0]”指的是选择 32 位 PHY 宽度时的端口宽度，“[b:0]”对应16位PHY宽度，“[c:0]”对应8位PHY宽度。

AXI 总线接口

表 3-5 • AXI 总线接口

端口名称	方向	描述
AXI_S_AWREADY	出去	写地址就绪
AXI_S_WREADY	出去	写地址就绪
AXI_S_BID[3:0]	出去	响应编号
AXI_S_BRESP[1:0]	出去	写回复
AXI_S_BVALID	出去	写入响应有效
AXI_S_准备就绪	出去	读地址准备好
AXI_S_RID[3:0]	出去	读ID Tag
AXI_S_RRESP[1:0]	出去	读取响应
AXI_S_RDATA[63:0]	出去	读取数据
AXI_S_RLAST	出去	Read Last——该信号表示读取突发中的最后一次传输。
AXI_S_RVALID	出去	读地址有效
AXI_S_AWID[3:0]	IN	写入地址 ID
AXI_S_AWADDR[31:0]	IN	写入地址
AXI_S_AWLEN[3:0]	IN	突发长度
AXI_S_AWSIZE[1:0]	IN	突发尺寸
AXI_S_AWBURST[1:0]	IN	连发型
AXI_S_AWLOCK[1:0]	IN	锁定类型——此信号提供有关传输的原子特性的附加信息。
AXI_S_AWVALID	IN	写地址有效
AXI_S_WID[3:0]	IN	写入数据 ID tag
AXI_S_WDATA[63:0]	IN	写入数据
AXI_S_WSTRB[7:0]	IN	写选通
AXI_S_WLAST	IN	最后写
AXI_S_WVALID	IN	写入有效
AXI_S_BREADY	IN	写就绪
AXI_S_ARID[3:0]	IN	读取地址 ID
AXI_S_ARADDR[31:0]	IN	读取地址
AXI_S_ARLEN[3:0]	IN	突发长度
AXI_S_ARSIZE[1:0]	IN	突发尺寸
AXI_S_ARBURST[1:0]	IN	连发型
AXI_S_ARLOCK[1:0]	IN	锁类型
AXI_S_ARVALID	IN	读地址有效
AXI_S_RREADY	IN	读地址准备好
端口名称	方向	描述
AXI_S_CORE_RESET_N	IN	MDDR 全局重置
AXI_S_RMW	IN	指示 64 位通道的所有字节是否对 AXI 传输的所有节拍有效。指示所有节拍中的所有字节在突发中均有效，并且控制器应默认为写入命令。指示某些字节无效，控制器应默认为 RMW 命令。这被归类为 AXI 写地址通道边带信号，与 AWVALID 信号一起有效。仅在启用 ECC 时使用。

AHB0 总线接口

表 3-6 • AHB0 总线接口

端口名称	方向	描述
修改器	出去	AHBL slave ready——写入时为高电平表示从机已准备好接受数据，读取时为高电平表示数据有效。
修改 AHB0_S_HRESP	出去	AHBL 响应状态——当在事务结束时驱动为高时表示事务已完成但有错误。在交易结束时拉低表示交易已成功完成。
AHB0_S_HR数据[31:0]	出去	AHBL read data——从slave读取数据到master
AHBO_S_HSEL	IN	AHBL 从机选择——置位时，从机是 AHB 总线上当前选择的 AHBL 从机。
AHB0_S_HADDR[31:0]	IN	AHBL 地址——AHBL 接口上的字节地址
AHB0_S_HBURST[2:0]	IN	AHBL 突发长度
AHB0_S_HSIZE[1:0]	IN	AHBL 传输大小——指示当前传输的大小（仅限 8/16/32 字节事务）
AHB0_S_HTRANS[1:0]	IN	AHBL transfer type – 指示当前交易的传输类型。
锁定	IN	AHBL 锁定——当断言当前传输是锁定事务的一部分时。
修改器AHB0_S_HWRITE	IN	AHBL 写——当高表示当前事务是一个写。当低表示当前事务是一个读取。
准备就绪	IN	AHBL 就绪——当为高电平时，表示从设备已准备好接受新事务。
AHB0_S_HW数据[31:0]	IN	AHBL write data——从主机向从机写入数据

AHB1 总线接口

表 3-7 • AHB1 总线接口

端口名称	方向	描述
修改器	出去	AHBL slave ready——写入时为高电平，表示从机已准备好接受数据，读取时为高电平，表示数据有效。
修改 AHB1_S_HRESP	出去	AHBL 响应状态——当在事务结束时驱动为高时表示事务已完成但有错误。在交易结束时拉低时，表示交易已成功完成。
AHB1_S_HR数据[31:0]	出去	AHBL read data——从slave读取数据到master
AHBO_S_HSEL	IN	AHBL 从机选择——置位时，从机是 AHB 总线上当前选择的 AHBL 从机。
AHB1_S_HADDR[31:0]	IN	AHBL 地址——AHBL 接口上的字节地址
AHB1_S_HBURST[2:0]	IN	AHBL 突发长度
AHB1_S_HSIZE[1:0]	IN	AHBL 传输大小——指示当前传输的大小（仅限 8/16/32 字节事务）。
AHB1_S_HTRANS[1:0]	IN	AHBL transfer type – 指示当前交易的传输类型。
锁定	IN	AHBL 锁定 – 置位时，当前传输是锁定事务的一部分。
修改器AHB1_S_HWRITE	IN	AHBL 写 – 高电平时，表示当前事务是写操作。低时，表示当前事务是读取。
准备就绪	IN	AHBL 就绪——当为高电平时，表示从设备已准备好接受新事务。
AHB1_S_HW数据[31:0]	IN	AHBL write data——从主机向从机写入数据

产品支持

美高森美 SoC 产品部为其产品提供各种支持服务，包括客户服务、客户技术支持中心、 web网站、电子邮件和全球销售办事处。本附录包含有关联系 Microsemi SoC 产品组和使用这些支持服务的信息。

客户服务

联系客户服务以获得非技术产品支持，例如产品定价、产品升级、更新信息、订单状态和授权。
从北美拨打 800.262.1060
从世界其他地方拨打 650.318.4460
传真，来自世界各地，408.643.6913

客户技术支持中心

美高森美 SoC 产品部在其客户技术支持中心配备了技术精湛的工程师，他们可以帮助回答有关美高森美 SoC 产品的硬件、软件和设计问题。客户技术支持中心花费大量时间创建应用说明、常见设计周期问题的答案、已知问题的文档以及各种常见问题解答。因此，在联系我们之前，请访问我们的在线资源。我们很可能已经回答了您的问题。

技术支援

访问客户支持 web网站（www.microsemi.com/soc/support/search/default.aspx）获取更多信息和支持。可搜索的许多答案 web 资源包括图表、插图和指向其他资源的链接 web地点。

Web地点

您可以在 SoC 主页上浏览各种技术和非技术信息，网址为 www.microsemi.com/soc。

联系客户技术支持中心

技术支持中心拥有高技能的工程师。可以通过电子邮件或通过 Microsemi SoC 产品组联系技术支持中心 web地点。

电子邮件

您可以将您的技术问题发送到我们的电子邮件地址，并通过电子邮件、传真或电话收到回复。此外，如果您有设计问题，您可以通过电子邮件发送您的设计 file接受帮助。我们全天不断地监控电子邮件帐户。向我们发送您的请求时，请务必包含您的全名、公司名称和您的联系信息，以便高效地处理您的请求。技术支持电子邮件地址是 soc_tech@microsemi.com.

我的案例

美高森美 SoC 产品组客户可以通过转到“我的案例”在线提交和跟踪技术案例

美国境外

在美国时区以外需要帮助的客户可以通过电子邮件联系技术支持 (soc_tech@microsemi.com) 或联系当地的销售办事处。销售办事处列表可在以下位置找到 www.microsemi.com/soc/company/contact/default.aspx。

ITAR 技术支持

有关受国际武器贸易条例 (ITAR) 监管的 RH 和 RT FPGA 的技术支持，请通过以下方式联系我们 soc_tech_itar@microsemi.com. 或者，在我的案例中，在 ITAR 下拉列表中选择是。如需 ITAR 监管的 Microsemi FPGA 的完整列表，请访问 ITAR web 页。

美高森美公司（纳斯达克股票代码：MSCC）为以下领域提供全面的半导体解决方案组合：航空航天、国防和安全；企业和通信；以及工业和替代能源市场。产品包括高性能、高可靠性模拟和射频设备、混合信号和射频集成电路、可定制的 SoC、FPGA 和完整的子系统。 Microsemi 总部位于加利福尼亚州的 Aliso Viejo。了解更多信息，请访问 www.microsemi.com.

美高森美公司总部
One Enterprise, Aliso Viejo CA 92656 美国
美国境内：+1 949-380-6100
销售量： +1 949-380-6136
传真： +1 949-215-4996