Microsemi SmartFusion2 FPGA Fabric Guida per l'utente alla configurazione del controller DDR

Introduzione

L'FPGA SmartFusion2 dispone di due controller DDR integrati: uno accessibile tramite MSS (MDDR) e l'altro destinato all'accesso diretto dall'FPGA Fabric (FDDR). MDDR e FDDR controllano entrambi le memorie DDR off-chip.
Per configurare completamente il controller Fabric DDR è necessario:

1. Utilizzare il configuratore del controller DDR della memoria esterna della struttura per configurare il controller DDR, selezionare l'interfaccia del bus del percorso dati (AXI o AHBLite) e selezionare la frequenza di clock DDR e la frequenza di clock del percorso dati della struttura.
2. Impostare i valori dei registri per i registri del controller DDR in modo che corrispondano alle caratteristiche della memoria DDR esterna.
3. Crea un'istanza del Fabric DDR come parte di un'applicazione utente ed effettua connessioni datapath.
4. Collegare l'interfaccia di configurazione APB del controller DDR come definito dalla soluzione di inizializzazione della periferica.

Configuratore del controller DDR per memoria esterna Fabric

Il configuratore Fabric DDR (FDDR) della memoria viene utilizzato per configurare il percorso dati complessivo e i parametri della memoria DDR esterna per il controller Fabric DDR.

Figura 1-1 • Configuratore FDDR Fineview

Impostazioni di memoria 

Utilizzare Impostazioni memoria per configurare le opzioni di memoria nell'MDDR.

• Tipo di memoria – LPDDR, DDR2 o DDR3
• Larghezza dati – 32 bit, 16 bit o 8 bit
• Frequenza dell'orologio – Qualsiasi valore (decimale/frazionario) nell'intervallo da 20 MHz a 333 MHz
• SECEDED ECC abilitato - Acceso o spento
• Mappatura degli indirizzi – {RIGA,BANCA,COLONNA},{BANCA,RIGA,COLONNA}

Impostazioni dell'interfaccia del tessuto 

Interfaccia tessuto FPGA – Questa è l'interfaccia dati tra l'FDDR e il progetto FPGA. Poiché l'FDDR è un controller di memoria, è concepito per essere uno slave su un bus AXI o AHB. Il Master del bus avvia le transazioni del bus, che vengono a loro volta interpretate dall'FDDR come transazioni di memoria e comunicate alla memoria DDR off-chip. Le opzioni dell'interfaccia del tessuto FDDR sono:

• Utilizzo di un'interfaccia AXI-64: un master accede all'FDDR tramite un'interfaccia AXI a 64 bit.
• Utilizzo di un'unica interfaccia AHB-32: un master accede all'FDDR tramite un'unica interfaccia AHB a 32 bit.
• Utilizzo di due interfacce AHB-32: due master accedono all'FDDR utilizzando due interfacce AHB a 32 bit.

Divisore OROLOGIO FPGA – Specifica il rapporto di frequenza tra l'orologio del controller DDR (CLK_FDDR) e l'orologio che controlla l'interfaccia della struttura (CLK_FIC64). La frequenza CLK_FIC64 deve essere uguale a quella del sottosistema AHB/AXI collegato all'interfaccia bus FDDR AHB/AXI. Per esample, se si dispone di una RAM DDR che funziona a 200 MHz e il sottosistema Fabric/AXI funziona a 100 MHz, è necessario selezionare un divisore di 2 (Figura 1-2).

Figura 1-2 • Impostazioni dell'interfaccia Fabric – Accordo tra interfaccia AXI e divisore di clock FDDR

Usa il tessuto PLL SERRATURA – Se CLK_BASE proviene da un Fabric CCC, è possibile collegare l'uscita Fabric CCC LOCK all'ingresso FDDR FAB_PLL_LOCK. CLK_BASE non è stabile finché Fabric CCC non si blocca. Pertanto, Microsemi consiglia di mantenere FDDR in modalità di ripristino (ovvero, di affermare l'input CORE_RESET_N) finché CLK_BASE non diventa stabile. L'uscita LOCK del Fabric CCC indica che i clock di uscita del Fabric CCC sono stabili. Selezionando l'opzione Usa FAB_PLL_LOCK, è possibile esporre la porta di ingresso FAB_PLL_LOCK dell'FDDR. È quindi possibile collegare l'uscita LOCK del Fabric CCC all'ingresso FAB_PLL_LOCK dell'FDDR.

Forza dell'unità IO 

Seleziona uno dei seguenti punti di forza dell'unità per i tuoi I/O DDR:

• Metà della forza di guida
• Potenza di guida completa

A seconda del tipo di memoria DDR e della potenza I/O selezionata, Libero SoC imposta lo standard I/O DDR per il sistema FDDR come segue:

Tipo di memoria DDR	Metà della forza di guida	Potenza di guida completa
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

Abilita gli interrupt 

L'FDDR è in grado di generare interruzioni quando vengono soddisfatte determinate condizioni predefinite. Seleziona Abilita interruzioni nel configuratore FDDR se desideri utilizzare questi interruzioni nella tua applicazione.
Ciò espone i segnali di interruzione sull'istanza FDDR. È possibile collegare questi segnali di interruzione come richiesto dal progetto. Sono disponibili i seguenti segnali di interrupt e le relative precondizioni:

• FIC_INT – Generato quando si verifica un errore nella transazione tra il Master e l'FDDR
• IO_CAL_INT – Consente di ricalibrare gli I/O DDR scrivendo sui registri del controller DDR tramite l'interfaccia di configurazione APB. Una volta completata la calibrazione, viene generato questo interrupt. Per dettagli sulla ricalibrazione degli I/O, fare riferimento alla Guida per l'utente di Microsemi SmartFusion2.
• PLL_LOCK_INT – Indica che l'FDDR FPLL è bloccato
• PLL_LOCKLOST_INT – Indica che l'FDDR FPLL ha perso il blocco
• FDDR_ECC_INT – Indica che è stato rilevato un errore a uno o due bit

Frequenza dell'orologio del tessuto 

Calcolo della frequenza dell'orologio in base alla frequenza dell'orologio corrente e al divisore CLOCK, visualizzato in MHz.
Frequenza di clock del tessuto (in MHz) = frequenza di clock / divisore CLOCK

Larghezza di banda della memoria 

Calcolo della larghezza di banda della memoria in base al valore attuale della frequenza di clock in Mbps.
Larghezza di banda della memoria (in Mbps) = 2 * Frequenza di clock

Larghezza di banda totale

Calcolo della larghezza di banda totale in base alla frequenza di clock corrente, alla larghezza dei dati e al divisore CLOCK, in Mbps.
Larghezza di banda totale (in Mbps) = (2 * Frequenza orologio * Larghezza dati) / Divisore CLOCK

Configurazione del controller FDDR

Quando si utilizza il Fabric DDR Controller per accedere a una memoria DDR esterna, il DDR Controller deve essere configurato in fase di runtime. Ciò avviene scrivendo i dati di configurazione su registri di configurazione del controller DDR dedicati. Questi dati di configurazione dipendono dalle caratteristiche della memoria DDR esterna e dall'applicazione. Questa sezione descrive come inserire questi parametri di configurazione nel configuratore del controller FDDR e come vengono gestiti i dati di configurazione come parte della soluzione complessiva di inizializzazione della periferica. Fare riferimento alla Guida per l'utente per l'inizializzazione della periferica per informazioni dettagliate sulla soluzione Inizializzazione della periferica.

Registri di controllo Fabric DDR 

Il Fabric DDR Controller dispone di una serie di registri che devono essere configurati in fase di runtime. I valori di configurazione per questi registri rappresentano parametri diversi (ad esample, modalità DDR, larghezza PHY, modalità burst, ECC, ecc.). Per dettagli sui registri di configurazione del controller DDR, fare riferimento alla Guida dell'utente di Microsemi SmartFusion2.

Configurazione dei registri DDR del tessuto 

Utilizzare le schede Inizializzazione memoria (Figura 2-1) e Temporizzazione memoria (Figura 2-2) per immettere i parametri che corrispondono alla memoria DDR e all'applicazione. I valori immessi in queste schede vengono automaticamente tradotti nei valori di registro appropriati. Quando si fa clic su un parametro specifico, il registro corrispondente viene descritto nella finestra di descrizione del registro (Figura 1-1 a pagina 4).

Figura 2-1 • Configurazione FDDR – Scheda Inizializzazione memoria

Figura 2-2 • Configurazione FDDR – Scheda Temporizzazione memoria

Importazione della configurazione DDR Files

Oltre a inserire i parametri della memoria DDR utilizzando le schede Inizializzazione memoria e Temporizzazione, è possibile importare i valori del registro DDR da a file. Per fare ciò, fai clic sul pulsante Importa configurazione e vai al testo file contenente nomi e valori dei registri DDR. La Figura 2-3 mostra la sintassi della configurazione di importazione.

Figura 2-3 • Configurazione del registro DDR File Sintassi

Nota: Se si sceglie di importare i valori di registro anziché immetterli utilizzando la GUI, è necessario specificare tutti i valori di registro necessari. Fare riferimento alla Guida per l'utente di SmartFusion2 per i dettagli

Esportazione della configurazione DDR Files

È inoltre possibile esportare i dati di configurazione del registro corrente in un testo file. Questo file conterrà i valori di registro che hai importato (se presenti) così come quelli che sono stati calcolati dai parametri della GUI immessi in questa finestra di dialogo.
Se desideri annullare le modifiche apportate alla configurazione del registro DDR, puoi farlo con Ripristina impostazioni predefinite. Ciò elimina tutti i dati di configurazione del registro ed è necessario reimportare o immettere nuovamente questi dati. I dati vengono ripristinati ai valori di ripristino hardware.

Dati generati 

Fare clic su OK per generare la configurazione. In base all'input nelle schede Generale, Temporizzazione memoria e Inizializzazione memoria, il configuratore FDDR calcola i valori per tutti i registri di configurazione DDR ed esporta questi valori nel progetto firmware e nella simulazione fileS. L'esportato file la sintassi è mostrata nella Figura 2-4.

Figura 2-4 • Configurazione del registro DDR esportato File Sintassi

Firmware

Quando generi lo SmartDesign, quanto segue filevengono generati nella directory /firmware/drivers_config/sys_config. Questi fileI messaggi sono necessari affinché il core del firmware CMSIS venga compilato correttamente e contengano informazioni relative al progetto attuale, inclusi i dati di configurazione delle periferiche e le informazioni sulla configurazione dell'orologio per MSS. Non modificarli files manualmente, poiché vengono ricreati ogni volta che il progetto root viene rigenerato.

• sys_config.c
• sys_config.h
• sys_config_mddr_define.h – Dati di configurazione MDDR.
• sys_config_fddr_define.h – Dati di configurazione FDDR.
• sys_config_mss_clocks.h – Configurazione degli orologi MSS

Simulazione

Quando generi lo SmartDesign associato al tuo MSS, la seguente simulazione filevengono generati nella directory /simulation:

• prova.bfm – BFM di altissimo livello file che viene eseguito per la prima volta durante qualsiasi simulazione che utilizza il processore SmartFusion2 MSS Cortex-M3. Esegue periferiche_init.bfm e user.bfm, in quest'ordine.
• periferica_init.bfm – Contiene la procedura BFM che emula la funzione CMSIS::SystemInit() eseguita su Cortex-M3 prima di immettere la procedura main(). Copia i dati di configurazione per qualsiasi periferica utilizzata nella progettazione nei registri di configurazione delle periferiche corretti e quindi attende che tutte le periferiche siano pronte prima di affermare che l'utente può utilizzare queste periferiche.
• FDDR_init.bfm – Contiene comandi di scrittura BFM che simulano le scritture dei dati del registro di configurazione Fabric DDR immessi (utilizzando la finestra di dialogo Modifica registri) nei registri del controller DDR.
• utente.bfm – Destinato ai comandi dell'utente. Puoi simulare il datapath aggiungendo i tuoi comandi BFM in questo file. Comandi in questo file verrà eseguito al termine del file periferiche_init.bfm.

Utilizzando il fileCome sopra, il percorso di configurazione viene simulato automaticamente. Hai solo bisogno di modificare user.bfm file per simulare il datapath. Non modificare test.bfm, periferiche_init.bfm o MDDR_init.bfm files come questi filevengono ricreati ogni volta che il progetto root viene rigenerato.

Percorso di configurazione Fabric DDR 

La soluzione di inizializzazione della periferica richiede che, oltre a specificare i valori del registro di configurazione DDR del tessuto, si configuri il percorso dei dati di configurazione APB nell'MSS (FIC_2). La funzione SystemInit() scrive i dati nei registri di configurazione FDDR tramite l'interfaccia FIC_2 APB.

Nota: Se si utilizza System Builder, il percorso di configurazione viene impostato e connesso automaticamente.

Figura 2-5 • Configuratore FIC_2 Fineview

Per configurare l'interfaccia FIC_2:

1. Aprire la finestra di dialogo del configuratore FIC_2 (Figura 2-5) dal configuratore MSS.
2. Selezionare l'opzione Inizializza periferiche utilizzando Cortex-M3.
3. Assicurati che MSS DDR sia selezionato, così come i blocchi Fabric DDR/SERDES se li stai utilizzando.
4. Fare clic su OK per salvare le impostazioni. Ciò espone le porte di configurazione FIC_2 (interfacce bus Clock, Reset e APB), come mostrato nella Figura 2-6.
5. Generare l'MSS. Le porte FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK e FIC_2_APB_M_RESET_N) sono ora esposte all'interfaccia MSS e possono essere collegate a CoreSF2Config e CoreSF2Reset secondo la specifica della soluzione di inizializzazione della periferica

Figura 2-6 • Porte FIC_2

Descrizione della porta

Porte core FDDR 

Tabella 3-1 • Porte core FDDR

Nome della porta	Direzione	Descrizione
CORE_RESET_N	IN	Ripristino del controller FDDR
CLK_BASE	IN	Orologio con interfaccia in tessuto FDDR
FPLL_LOCK	FUORI	Uscita blocco FDDR PLL: alta quando FDDR PLL è bloccato
CLK_BASE_PLL_LOCK	IN	Ingresso blocco PLL tessuto. Questo input viene esposto solo quando è selezionata l'opzione Usa FAB_PLL_LOCK.

Porte di interruzione

Questo gruppo di porte viene esposto quando si seleziona l'opzione Abilita interrupt.

Tabella 3-2 • Porte di interruzione

Nome della porta	Direzione	Descrizione
PLL_LOCK_INT	FUORI	Asserisce quando FDDR PLL si blocca.
PLL_LOCKLOST_INT	FUORI	Si attiva quando il blocco FDDR PLL viene perso.
ECC_INT	FUORI	Dichiara quando si verifica un evento ECC.
IO_CALIB_INT	FUORI	Dichiara quando la calibrazione I/O è completa.
FIC_INT	FUORI	Si attiva quando si verifica un errore nel protocollo AHB/AXI sull'interfaccia Fabric.

Interfaccia di configurazione APB3 

Tabella 3-3 • Interfaccia di configurazione APB3

Nome della porta	Direzione	Descrizione
APB_S_PENABLE	IN	Abilita schiavo
APB_S_PSEL	IN	Seleziona schiavo
APB_S_PWRITE	IN	Scrivi Abilita
APB_S_PADDR[10:2]	IN	Indirizzo
APB_S_PWDATA[15:0]	IN	Scrivi dati
APB_S_PREADY	FUORI	Schiavo pronto
APB_S_PSLVERR	FUORI	Errore dello schiavo
APB_S_PRDATA[15:0]	FUORI	Leggi i dati
APB_S_PRESET_N	IN	Ripristino dello schiavo
APB_S_PCLK	IN	Orologio

Interfaccia DDR PHY 

Tabella 3-4 • Interfaccia DDR PHY 

Nome della porta	Direzione	Descrizione
FDDR_CAS_N	FUORI	CASN DRAM
FDDR_CKE	FUORI	DRAM CKE
FDDR_CLK	FUORI	Orologio, lato P
FDDR_CLK_N	FUORI	Orologio, lato N
FDDR_CS_N	FUORI	CS NDRAM
FDDR_ODT	FUORI	ODT DRAM
FDDR_RAS_N	FUORI	DRAMRASN
FDDR_RESET_N	FUORI	Ripristino DRAM per DDR3
FDDR_WE_N	FUORI	DRAM WEN
FDDR_ADDR[15:0]	FUORI	Bit indirizzo DRAM
FDDR_BA[2:0]	FUORI	Indirizzo della banca Dram
FDDR_DM_RDQS[4:0]	DENTRO FUORI	Dramma maschera dati
FDDR_DQS[4:0]	DENTRO FUORI	Ingresso/uscita strobo dati DRAM – lato P
FDDR_DQS_N[4:0]	DENTRO FUORI	Ingresso/uscita strobo dati DRAM – lato N
FDDR_DQ[35:0]	DENTRO FUORI	Ingresso/uscita dati DRAM
FDDR_FIFO_WE_IN[2:0]	IN	FIFO nel segnale
FDDR_FIFO_WE_OUT[2:0]	FUORI	Segnale di uscita FIFO
FDDR_DM_RDQS ([3:0]/[1:0]/[0])	DENTRO FUORI	Dramma maschera dati
FDDR_DQS ([3:0]/[1:0]/[0])	DENTRO FUORI	Ingresso/uscita strobo dati DRAM – lato P
FDDR_DQS_N ([3:0]/[1:0]/[0])	DENTRO FUORI	Ingresso/uscita strobo dati DRAM – lato N
FDDR_DQ ([31:0]/[15:0]/[7:0])	DENTRO FUORI	Ingresso/uscita dati DRAM
FDDR_DQS_TMATCH_0_IN	IN	FIFO nel segnale
FDDR_DQS_TMATCH_0_OUT	FUORI	Segnale di uscita FIFO
FDDR_DQS_TMATCH_1_IN	IN	FIFO in segnale (solo 32 bit)
FDDR_DQS_TMATCH_1_OUT	FUORI	Segnale di uscita FIFO (solo 32 bit)
FDDR_DM_RDQS_ECC	DENTRO FUORI	Maschera dati ECC Dram
FDDR_DQS_ECC	DENTRO FUORI	Dram ECC Data Strobe Input/Output – Lato P
FDDR_DQS_ECC_N	DENTRO FUORI	Dram ECC Data Strobe Input/Output – Lato N
FDDR_DQ_ECC ([3:0]/[1:0]/[0])	DENTRO FUORI	Ingresso/uscita dati DRAM ECC
FDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO nel segnale
FDDR_DQS_TMATCH_ECC_OUT	FUORI	Segnale di uscita ECC FIFO (solo 32 bit)

Nota: Le larghezze delle porte per alcune porte cambiano a seconda della selezione della larghezza PHY. La notazione "[a:0]/[b:0]/[c:0]" viene utilizzata per denotare tali porte, dove "[a:0]" si riferisce alla larghezza della porta quando è selezionata una larghezza PHY a 32 bit , "[b:0]" corrisponde a una larghezza PHY di 16 bit e "[c:0]" corrisponde a una larghezza PHY di 8 bit.

Interfaccia bus AXI 

Tabella 3-5 • Interfaccia bus AXI

Nome della porta	Direzione	Descrizione
AXI_S_AWREADY	FUORI	Scrivi l'indirizzo pronto
AXI_S_WREADY	FUORI	Scrivi l'indirizzo pronto
AX_S_BID[3:0]	FUORI	Identificativo della risposta
AXI_S_BRESP[1:0]	FUORI	Scrivi la risposta
AXI_S_BVALID	FUORI	Scrivi risposta valida
AXI_S_ARREADY	FUORI	Leggi l'indirizzo pronto
AX_S_RID[3:0]	FUORI	Leggi documento d'identità Tag
AXI_S_RRESP[1:0]	FUORI	Leggi la risposta
AXI_S_RDATA[63:0]	FUORI	Leggi i dati
AXI_S_RLAST	FUORI	Read Last: questo segnale indica l'ultimo trasferimento in un burst di lettura.
AXI_S_RVALID	FUORI	Leggi l'indirizzo valido
AXI_S_AWID[3:0]	IN	Scrivi l'ID dell'indirizzo
AXI_S_AWADDR[31:0]	IN	Scrivi indirizzo
ASSI_S_AWLEN[3:0]	IN	Durata dello scoppio
AXI_S_AWSIZE[1:0]	IN	Dimensione scoppiata
AXI_S_AWBURST[1:0]	IN	Tipo a raffica
AXI_S_AWLOCK[1:0]	IN	Tipo di blocco: questo segnale fornisce informazioni aggiuntive sulle caratteristiche atomiche del trasferimento.
AXI_S_AWVALID	IN	Scrivi indirizzo valido
ASSI_S_WID[3:0]	IN	Scrivi ID dati tag
AXI_S_WDATA[63:0]	IN	Scrivi dati
AXI_S_WSTRB[7:0]	IN	Scrivi flash
AXI_S_WLAST	IN	Scrivi per ultimo
AXI_S_WVALID	IN	Scrivi valido
AXI_S_PANE	IN	Scrivi pronto
AX_S_ARID[3:0]	IN	Leggi l'ID dell'indirizzo
AXI_S_ARADDR[31:0]	IN	Leggi l'indirizzo
AX_S_ARLEN[3:0]	IN	Durata dello scoppio
AX_S_ARSIZE[1:0]	IN	Dimensione scoppiata
AXI_S_ARBURST[1:0]	IN	Tipo a raffica
AXI_S_ARLOCK[1:0]	IN	Tipo di blocco
AXI_S_ARVALID	IN	Leggi l'indirizzo valido
AXI_S_RREADY	IN	Leggi l'indirizzo pronto
Nome della porta	Direzione	Descrizione
AXI_S_CORE_RESET_N	IN	Ripristino globale MDDR
AXI_S_RMW	IN	Indica se tutti i byte di una corsia a 64 bit sono validi per tutte le battute di un trasferimento AXI. Indica che tutti i byte in tutte le battute sono validi nel burst e che il controller dovrebbe scrivere i comandi per impostazione predefinita. Indica che alcuni byte non sono validi e che il controller dovrebbe utilizzare per impostazione predefinita i comandi RMW. Questo è classificato come segnale di banda laterale del canale di indirizzo di scrittura AXI ed è valido con il segnale AWVALID. Utilizzato solo quando ECC è abilitato.

Interfaccia bus AHB0 

Tabella 3-6 • Interfaccia bus AHB0 

Nome della porta	Direzione	Descrizione
AHB0_S_HREADYOUT	FUORI	Slave AHBL pronto: quando è alto per una scrittura indica che lo slave è pronto ad accettare i dati e quando è alto per una lettura indica che i dati sono validi.
AHB0_S_HRESP	FUORI	Stato della risposta AHBL: se impostato su alto alla fine di una transazione, indica che la transazione è stata completata con errori. Quando viene abbassato al termine di una transazione indica che la transazione è stata completata con successo.
AHB0_S_HRDATA[31:0]	FUORI	AHBL lettura dati: legge i dati dallo slave al master
AHB0_S_HSEL	IN	Selezione slave AHBL – Quando affermato, lo slave è lo slave AHBL attualmente selezionato sul bus AHB.
AHB0_S_HADDR[31:0]	IN	Indirizzo AHBL – indirizzo byte sull'interfaccia AHBL
AHB0_S_HBURST[2:0]	IN	Lunghezza scoppio AHBL
AHB0_S_HSIZE[1:0]	IN	Dimensione trasferimento AHBL: indica la dimensione del trasferimento corrente (solo transazioni da 8/16/32 byte)
AHB0_S_HTRANS[1:0]	IN	Tipo di trasferimento AHBL: indica il tipo di trasferimento della transazione corrente.
AHB0_S_HMASTLOCK	IN	Blocco AHBL: quando affermato, il trasferimento corrente fa parte di una transazione bloccata.
AHB0_S_HWRITE	IN	Scrittura AHBL – Quando è alto indica che la transazione corrente è una scrittura. Quando è basso indica che la transazione corrente è una lettura.
AHB0_S_HREADY	IN	AHBL pronto – Quando è alto, indica che lo slave è pronto ad accettare una nuova transazione.
AHB0_S_HWDATA[31:0]	IN	AHBL scrittura dati – Scrive i dati dal master allo slave

Interfaccia bus AHB1 

Tabella 3-7 • Interfaccia bus AHB1

Nome della porta	Direzione	Descrizione
AHB1_S_HREADYOUT	FUORI	Slave AHBL pronto: quando è alto per una scrittura, indica che lo slave è pronto ad accettare i dati e quando è alto per una lettura, indica che i dati sono validi.
AHB1_S_HRESP	FUORI	Stato della risposta AHBL: se impostato su alto alla fine di una transazione, indica che la transazione è stata completata con errori. Quando viene abbassato al termine di una transazione, indica che la transazione è stata completata con successo.
AHB1_S_HRDATA[31:0]	FUORI	AHBL lettura dati: legge i dati dallo slave al master
AHB1_S_HSEL	IN	Selezione slave AHBL – Quando affermato, lo slave è lo slave AHBL attualmente selezionato sul bus AHB.
AHB1_S_HADDR[31:0]	IN	Indirizzo AHBL – indirizzo byte sull'interfaccia AHBL
AHB1_S_HBURST[2:0]	IN	Lunghezza scoppio AHBL
AHB1_S_HSIZE[1:0]	IN	Dimensione trasferimento AHBL: indica la dimensione del trasferimento corrente (solo transazioni da 8/16/32 byte).
AHB1_S_HTRANS[1:0]	IN	Tipo di trasferimento AHBL: indica il tipo di trasferimento della transazione corrente.
AHB1_S_HMASTLOCK	IN	Blocco AHBL: quando affermato, il trasferimento corrente fa parte di una transazione bloccata.
AHB1_S_HWRITE	IN	Scrittura AHBL: quando è alto, indica che la transazione corrente è una scrittura. Quando è basso, indica che la transazione corrente è una lettura.
AHB1_S_HREADY	IN	AHBL pronto – Quando è alto, indica che lo slave è pronto ad accettare una nuova transazione.
AHB1_S_HWDATA[31:0]	IN	AHBL scrittura dati – Scrive i dati dal master allo slave

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Documenti / Risorse

Configurazione del controller DDR Fabric FPGA Microsemi SmartFusion2 [pdf] Guida utente Configurazione del controller Fabric DDR FPGA SmartFusion2, SmartFusion2, Configurazione del controller Fabric DDR FPGA, Configurazione del controller

Riferimenti

• Manuale d'uso