Guide de l'utilisateur de configuration du contrôleur DDR Microsemi SmartFusion2 FPGA Fabric

Introduction

Le FPGA SmartFusion2 dispose de deux contrôleurs DDR intégrés, l'un accessible via le MSS (MDDR) et l'autre destiné à un accès direct depuis le FPGA Fabric (FDDR). Le MDDR et le FDDR contrôlent tous deux les mémoires DDR hors puce.
Pour configurer entièrement le contrôleur Fabric DDR, vous devez :

1. Utilisez le configurateur de contrôleur DDR de mémoire externe Fabric pour configurer le contrôleur DDR, sélectionner son interface de bus de chemin de données (AXI ou AHBLite) et sélectionner la fréquence d'horloge DDR ainsi que la fréquence d'horloge du chemin de données Fabric.
2. Définissez les valeurs de registre pour les registres du contrôleur DDR afin qu'ils correspondent aux caractéristiques de votre mémoire DDR externe.
3. Instanciez Fabric DDR dans le cadre d'une application utilisateur et établissez des connexions de chemin de données.
4. Connectez l'interface de configuration APB du contrôleur DDR comme défini par la solution d'initialisation périphérique.

Configurateur de contrôleur DDR de mémoire externe Fabric

Le configurateur Fabric External Memory DDR (FDDR) est utilisé pour configurer le chemin de données global et les paramètres de mémoire DDR externe pour le contrôleur Fabric DDR.

Figure 1-1 • Configurateur FDDR surview

Paramètres de la mémoire 

Utilisez les paramètres de mémoire pour configurer vos options de mémoire dans le MDDR.

• Type de mémoire – LPDDR, DDR2 ou DDR3
• Largeur des données – 32 bits, 16 bits ou 8 bits
• Fréquence d'horloge – Toute valeur (décimal/fractionnel) dans la plage de 20 MHz à 333 MHz
• SECDED activé ECC - Allumé ou éteint
• Mappage d'adresses – {LIGNE,BANQUE,COLONNE},{BANQUE,LIGNE,COLONNE}

Paramètres d'interface de matrice 

Interface de matrice FPGA – Il s'agit de l'interface de données entre le FDDR et la conception FPGA. Comme le FDDR est un contrôleur de mémoire, il est destiné à être un esclave sur un bus AXI ou AHB. Le maître du bus initie des transactions de bus, qui sont à leur tour interprétées par le FDDR comme des transactions de mémoire et communiquées à la mémoire DDR hors puce. Les options d'interface de matrice FDDR sont :

• Utilisation d'une interface AXI-64 – Un maître accède au FDDR via une interface AXI 64 bits.
• Utilisation d'une seule interface AHB-32 – Un maître accède au FDDR via une seule interface AHB 32 bits.
• Utilisation de deux interfaces AHB-32 – Deux maîtres accèdent au FDDR à l'aide de deux interfaces AHB 32 bits.

Diviseur d'horloge FPGA – Spécifie le rapport de fréquence entre l'horloge du contrôleur DDR (CLK_FDDR) et l'horloge contrôlant l'interface de matrice (CLK_FIC64). La fréquence CLK_FIC64 doit être égale à celle du sous-système AHB/AXI qui est connecté à l'interface de bus FDDR AHB/AXI. Par exempleample, si vous avez une RAM DDR fonctionnant à 200 MHz et que votre sous-système Fabric/AXI fonctionne à 100 MHz, vous devez sélectionner un diviseur de 2 (Figure 1-2).

Figure 1-2 • Paramètres d'interface de matrice – Interface AXI et accord de diviseur d'horloge FDDR

Utiliser du tissu PLL VERROUILLAGE – Si CLK_BASE provient d'un Fabric CCC, vous pouvez connecter la sortie Fabric CCC LOCK à l'entrée FDDR FAB_PLL_LOCK. CLK_BASE n'est pas stable tant que Fabric CCC n'est pas verrouillé. Par conséquent, Microsemi vous recommande de maintenir le FDDR en réinitialisation (c'est-à-dire d'affirmer l'entrée CORE_RESET_N) jusqu'à ce que CLK_BASE soit stable. La sortie LOCK du Fabric CCC indique que les horloges de sortie du Fabric CCC sont stables. En cochant l'option Utiliser FAB_PLL_LOCK, vous pouvez exposer le port d'entrée FAB_PLL_LOCK du FDDR. Vous pouvez ensuite connecter la sortie LOCK du Fabric CCC à l'entrée FAB_PLL_LOCK du FDDR.

Force du lecteur IO 

Sélectionnez l'une des puissances de lecteur suivantes pour vos E/S DDR :

• Demi force d'entraînement
• Force d'entraînement complète

En fonction de votre type de mémoire DDR et de la force d'E/S que vous sélectionnez, Libero SoC définit la norme d'E/S DDR pour votre système FDDR comme suit :

Type de mémoire DDR	Demi force d'entraînement	Force d'entraînement complète
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

Activer les interruptions 

Le FDDR est capable de déclencher des interruptions lorsque certaines conditions prédéfinies sont satisfaites. Cochez Activer les interruptions dans le configurateur FDDR si vous souhaitez utiliser ces interruptions dans votre application.
Cela expose les signaux d'interruption sur l'instance FDDR. Vous pouvez connecter ces signaux d'interruption en fonction de votre conception. Les signaux d'interruption suivants et leurs conditions préalables sont disponibles :

• FIC_INT – Généré lorsqu'il y a une erreur dans la transaction entre le maître et le FDDR
• IO_CAL_INT – Vous permet de recalibrer les E/S DDR en écrivant dans les registres du contrôleur DDR via l'interface de configuration APB. Lorsque l'étalonnage est terminé, cette interruption est déclenchée. Pour plus d'informations sur le recalibrage des E/S, reportez-vous au Guide de l'utilisateur de Microsemi SmartFusion2.
• PLL_LOCK_INT – Indique que le FDDR FPLL est verrouillé
• PLL_LOCKLOST_INT – Indique que le FDDR FPLL a perdu le verrouillage
• FDDR_ECC_INT – Indique qu'une erreur à un ou deux bits a été détectée

Fréquence d'horloge du tissu 

Calcul de la fréquence d'horloge basé sur votre fréquence d'horloge et votre diviseur CLOCK actuels, affichés en MHz.
Fréquence d'horloge de la structure (en MHz) = fréquence d'horloge / diviseur d'horloge

Bande passante mémoire 

Calcul de la bande passante mémoire en fonction de votre valeur de fréquence d'horloge actuelle en Mbps.
Bande passante mémoire (en Mbps) = 2 * Fréquence d'horloge

Bande passante totale

Calcul de la bande passante totale basé sur votre fréquence d'horloge actuelle, la largeur des données et le diviseur CLOCK, en Mbps.
Bande passante totale (en Mbps) = (2 * fréquence d'horloge * largeur de données) / diviseur d'horloge

Configuration du contrôleur FDDR

Lorsque vous utilisez le contrôleur Fabric DDR pour accéder à une mémoire DDR externe, le contrôleur DDR doit être configuré au moment de l'exécution. Cela se fait en écrivant des données de configuration dans des registres de configuration de contrôleur DDR dédiés. Ces données de configuration dépendent des caractéristiques de la mémoire DDR externe et de votre application. Cette section décrit comment saisir ces paramètres de configuration dans le configurateur de contrôleur FDDR et comment les données de configuration sont gérées dans le cadre de la solution globale d'initialisation des périphériques. Reportez-vous au Guide de l'utilisateur de l'initialisation des périphériques pour obtenir des informations détaillées sur la solution d'initialisation des périphériques.

Registres de contrôle DDR de matrice 

Le contrôleur Fabric DDR dispose d'un ensemble de registres qui doivent être configurés au moment de l'exécution. Les valeurs de configuration de ces registres représentent différents paramètres (par example, mode DDR, largeur PHY, mode rafale, ECC, etc.). Pour plus d'informations sur les registres de configuration du contrôleur DDR, reportez-vous au Guide de l'utilisateur de Microsemi SmartFusion2.

Configuration des registres DDR de la matrice 

Utilisez les onglets Memory Initialization (Figure 2-1) et Memory Timing (Figure 2-2) pour entrer les paramètres qui correspondent à votre mémoire DDR et à votre application. Les valeurs que vous saisissez dans ces onglets sont automatiquement converties en valeurs de registre appropriées. Lorsque vous cliquez sur un paramètre spécifique, son registre correspondant est décrit dans la fenêtre de description de registre (Figure 1-1 à la page 4).

Figure 2-1 • Configuration FDDR – Onglet Initialisation de la mémoire

Figure 2-2 • Configuration FDDR – Onglet Synchronisation de la mémoire

Importation de la configuration DDR Files

Outre la saisie des paramètres de mémoire DDR à l'aide des onglets Memory Initialization et Timing, vous pouvez importer des valeurs de registre DDR à partir d'un file. Pour ce faire, cliquez sur le bouton Importer la configuration et accédez au texte file contenant les noms et les valeurs des registres DDR. La figure 2-3 montre la syntaxe de configuration d'importation.

Figure 2-3 • Configuration du registre DDR File Syntaxe

Note: Si vous choisissez d'importer des valeurs de registre plutôt que de les saisir à l'aide de l'interface graphique, vous devez spécifier toutes les valeurs de registre nécessaires. Reportez-vous au Guide de l'utilisateur SmartFusion2 pour plus de détails

Exportation de la configuration DDR Files

Vous pouvez également exporter les données de configuration de registre actuelles dans un texte file. Ce file contiendra les valeurs de registre que vous avez importées (le cas échéant) ainsi que celles qui ont été calculées à partir des paramètres de l'interface graphique que vous avez entrés dans cette boîte de dialogue.
Si vous souhaitez annuler les modifications que vous avez apportées à la configuration du registre DDR, vous pouvez le faire avec Restore Default. Cela supprime toutes les données de configuration du registre et vous devez soit réimporter soit ressaisir ces données. Les données sont réinitialisées aux valeurs de réinitialisation matérielle.

Données générées 

Cliquez sur OK pour générer la configuration. En fonction de vos entrées dans les onglets Général, Synchronisation de la mémoire et Initialisation de la mémoire, le configurateur FDDR calcule des valeurs pour tous les registres de configuration DDR et exporte ces valeurs dans votre projet de micrologiciel et votre simulation. files. L'export file La syntaxe est illustrée à la Figure 2-4.

Figure 2-4 • Configuration de registre DDR exportée File Syntaxe

Micrologiciel

Lorsque vous générez le SmartDesign, les éléments suivants fileLes s sont générés dans le répertoire /firmware/drivers_config/sys_config. Ces files sont nécessaires pour que le noyau du micrologiciel CMSIS se compile correctement et contienne des informations concernant votre conception actuelle, y compris les données de configuration des périphériques et les informations de configuration de l'horloge pour le MSS. Ne modifiez pas ces files manuellement, car ils sont recréés à chaque fois que votre conception racine est régénérée.

• sys_config.c
• sys_config.h
• sys_config_mddr_define.h – Données de configuration MDDR.
• sys_config_fddr_define.h – Données de configuration FDDR.
• sys_config_mss_clocks.h – Configuration des horloges MSS

Simulation

Lorsque vous générez le SmartDesign associé à votre MSS, la simulation suivante files sont générés dans le répertoire /simulation :

• test.bfm – BFM de haut niveau file qui est d'abord exécuté lors de toute simulation qui exerce le processeur SmartFusion2 MSS Cortex-M3. Il exécute device_init.bfm et user.bfm, dans cet ordre.
• périphérique_init.bfm – Contient la procédure BFM qui émule la fonction CMSIS::SystemInit() exécutée sur le Cortex-M3 avant d'entrer dans la procédure main(). Il copie les données de configuration de tout périphérique utilisé dans la conception dans les registres de configuration de périphérique corrects, puis attend que tous les périphériques soient prêts avant d'affirmer que l'utilisateur peut utiliser ces périphériques.
• FDDR_init.bfm – Contient des commandes d'écriture BFM qui simulent les écritures des données du registre de configuration Fabric DDR que vous avez saisies (à l'aide de la boîte de dialogue Modifier les registres) dans les registres du contrôleur DDR.
• utilisateur.bfm – Destiné aux commandes utilisateur. Vous pouvez simuler le chemin de données en ajoutant vos propres commandes BFM dans ce file. Commandes dans ce file sera exécuté après la fin de l'exécution de device_init.bfm.

En utilisant le files ci-dessus, le chemin de configuration est simulé automatiquement. Vous avez seulement besoin de modifier le user.bfm file pour simuler le chemin de données. Ne modifiez pas test.bfm, device_init.bfm ou MDDR_init.bfm files comme ceux-ci files sont recréés chaque fois que votre conception racine est régénérée.

Chemin de configuration DDR de matrice 

La solution d'initialisation périphérique nécessite que, en plus de spécifier les valeurs du registre de configuration Fabric DDR, vous configuriez le chemin des données de configuration APB dans le MSS (FIC_2). La fonction SystemInit() écrit les données dans les registres de configuration FDDR via l'interface FIC_2 APB.

Note: Si vous utilisez System Builder, le chemin de configuration est défini et connecté automatiquement.

Figure 2-5 • Configurateur FIC_2 surview

Pour configurer l'interface FIC_2 :

1. Ouvrez la boîte de dialogue du configurateur FIC_2 (Figure 2-5) à partir du configurateur MSS.
2. Sélectionnez l'option Initialiser les périphériques à l'aide de Cortex-M3.
3. Assurez-vous que le MSS DDR est coché, de même que les blocs Fabric DDR/SERDES si vous les utilisez.
4. Cliquez sur OK pour enregistrer vos paramètres. Cela expose les ports de configuration FIC_2 (interfaces de bus Clock, Reset et APB), comme illustré à la Figure 2-6.
5. Générez le MSS. Les ports FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK et FIC_2_APB_M_RESET_N) sont maintenant exposés à l'interface MSS et peuvent être connectés à CoreSF2Config et CoreSF2Reset conformément à la spécification de la solution d'initialisation périphérique

Illustration 2-6 • Ports FIC_2

Description du port

Ports principaux FDDR 

Tableau 3-1 • Ports principaux FDDR

Nom du port	Direction	Description
CORE_RESET_N	IN	Réinitialisation du contrôleur FDDR
CLK_BASE	IN	Horloge d'interface de matrice FDDR
FPLL_LOCK	DEHORS	Sortie de verrouillage FDDR PLL – élevée lorsque FDDR PLL est verrouillé
CLK_BASE_PLL_LOCK	IN	Entrée de verrouillage PLL de tissu. Cette entrée est exposée uniquement lorsque l'option Use FAB_PLL_LOCK est sélectionnée.

Ports d'interruption

Ce groupe de ports est exposé lorsque vous sélectionnez l'option Activer les interruptions.

Tableau 3-2 • Ports d'interruption

Nom du port	Direction	Description
PLL_LOCK_INT	DEHORS	Confirme lorsque FDDR PLL se verrouille.
PLL_LOCKLOST_INT	DEHORS	Confirme lorsque le verrouillage FDDR PLL est perdu.
ECC_INT	DEHORS	Confirme lorsqu'un événement ECC se produit.
IO_CALIB_INT	DEHORS	Affirme lorsque l'étalonnage des E/S est terminé.
FIC_INT	DEHORS	Confirme lorsqu'il y a une erreur dans le protocole AHB/AXI sur l'interface Fabric.

Interface de configuration APB3 

Tableau 3-3 • Interface de configuration APB3

Nom du port	Direction	Description
APB_S_PENABLE	IN	Activation esclave
APB_S_PSEL	IN	Sélection esclave
APB_S_PWRITE	IN	Activer l'écriture
APB_S_PADDR[10:2]	IN	Adresse
APB_S_PWDATA[15:0]	IN	Écrire des données
APB_S_PREADY	DEHORS	Esclave prêt
APB_S_PSLVERR	DEHORS	Erreur esclave
APB_S_PRDATA[15:0]	DEHORS	Lire les données
APB_S_PRESET_N	IN	Réinitialisation esclave
APB_S_PCLK	IN	Horloge

Interface physique DDR 

Tableau 3-4 • Interface PHY DDR 

Nom du port	Direction	Description
FDDR_CAS_N	DEHORS	CASN DE DRAM
FDDR_CKE	DEHORS	DRAM CKE
FDDR_CLK	DEHORS	Horloge, côté P
FDDR_CLK_N	DEHORS	Horloge, côté N
FDDR_CS_N	DEHORS	DRAM CSN
FDDR_ODT	DEHORS	ODT DRAM
FDDR_RAS_N	DEHORS	DRAM RASN
FDDR_RESET_N	DEHORS	Réinitialisation DRAM pour DDR3
FDDR_WE_N	DEHORS	DRAM WEN
FDDR_ADDR[15:0]	DEHORS	Bits d'adresse DRAM
FDDR_BA[2:0]	DEHORS	Adresse de la Banque Dram
FDDR_DM_RDQS[4:0]	ENTRÉE	Masque de données Dram
FDDR_DQS[4:0]	ENTRÉE	Entrée/sortie stroboscopique de données Dram - côté P
FDDR_DQS_N[4:0]	ENTRÉE	Entrée/sortie stroboscopique de données Dram - côté N
FDDR_DQ[35:0]	ENTRÉE	Entrée/sortie de données DRAM
FDDR_FIFO_WE_IN[2:0]	IN	FIFO dans le signal
FDDR_FIFO_WE_OUT[2:0]	DEHORS	Signal de sortie FIFO
FDDR_DM_RDQS ([3:0]/[1:0]/[0])	ENTRÉE	Masque de données Dram
FDDR_DQS ([3:0]/[1:0]/[0])	ENTRÉE	Entrée/sortie stroboscopique de données Dram - côté P
FDDR_DQS_N ([3:0]/[1:0]/[0])	ENTRÉE	Entrée/sortie stroboscopique de données Dram - côté N
FDDR_DQ ([31:0]/[15:0]/[7:0])	ENTRÉE	Entrée/sortie de données DRAM
FDDR_DQS_TMATCH_0_IN	IN	FIFO dans le signal
FDDR_DQS_TMATCH_0_OUT	DEHORS	Signal de sortie FIFO
FDDR_DQS_TMATCH_1_IN	IN	Signal d'entrée FIFO (32 bits uniquement)
FDDR_DQS_TMATCH_1_OUT	DEHORS	Signal de sortie FIFO (32 bits uniquement)
FDDR_DM_RDQS_ECC	ENTRÉE	Masque de données Dram ECC
FDDR_DQS_ECC	ENTRÉE	Entrée/sortie stroboscopique de données Dram ECC - côté P
FDDR_DQS_ECC_N	ENTRÉE	Entrée/sortie stroboscopique de données Dram ECC - côté N
FDDR_DQ_ECC ([3:0]/[1:0]/[0])	ENTRÉE	Entrée/sortie de données DRAM ECC
FDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO dans le signal
FDDR_DQS_TMATCH_ECC_OUT	DEHORS	Signal de sortie FIFO ECC (32 bits uniquement)

Note: Les largeurs de port pour certains ports changent en fonction de la sélection de la largeur PHY. La notation "[a:0]/[b:0]/[c:0]" est utilisée pour désigner ces ports, où "[a:0]" fait référence à la largeur du port lorsqu'une largeur PHY de 32 bits est sélectionnée , "[b:0]" correspond à une largeur PHY de 16 bits et "[c:0]" correspond à une largeur PHY de 8 bits.

Interface de bus AXI 

Tableau 3-5 • Interface de bus AXI

Nom du port	Direction	Description
AXI_S_AWREADY	DEHORS	Adresse d'écriture prête
AXI_S_WREADY	DEHORS	Adresse d'écriture prête
AXI_S_BID[3:0]	DEHORS	ID de réponse
AXI_S_BRESP[1:0]	DEHORS	Rédiger la réponse
AXI_S_BVALID	DEHORS	Écrire une réponse valide
AXI_S_ARREADY	DEHORS	Adresse de lecture prête
AXI_S_RID[3:0]	DEHORS	Lire l'ID Tag
AXI_S_RRESP[1:0]	DEHORS	Lire la réponse
AXI_S_RDATA[63:0]	DEHORS	Lire les données
AXI_S_RLAST	DEHORS	Lire le dernier - Ce signal indique le dernier transfert dans une rafale de lecture.
AXI_S_RVALID	DEHORS	Adresse de lecture valide
AXI_S_AWID[3:0]	IN	Écrire l'identifiant de l'adresse
AXI_S_AWADDR[31:0]	IN	Écrire l'adresse
AXI_S_AWLEN[3:0]	IN	Longueur de rafale
AXI_S_AWSIZE[1:0]	IN	Taille de rafale
AXI_S_AWBURST[1:0]	IN	Type de rafale
AXI_S_AWLOCK[1:0]	IN	Type de verrouillage – Ce signal fournit des informations supplémentaires sur les caractéristiques atomiques du transfert.
AXI_S_AWVALID	IN	Adresse d'écriture valide
AXI_S_WID[3:0]	IN	Écrire l'ID de données tag
AXI_S_WDATA[63:0]	IN	Écrire des données
AXI_S_WSTRB[7:0]	IN	Écrire des stroboscopes
AXI_S_WLAST	IN	Ecrire en dernier
AXI_S_WVALID	IN	Écrire valide
AXI_S_BREADY	IN	Prêt à écrire
AXI_S_ARID[3:0]	IN	Lire l'identifiant de l'adresse
AXI_S_ARADDR[31:0]	IN	Lire l'adresse
AXI_S_ARLEN[3:0]	IN	Longueur de rafale
AXI_S_ARSIZE[1:0]	IN	Taille de rafale
AXI_S_ARBURST[1:0]	IN	Type de rafale
AXI_S_ARLOCK[1:0]	IN	Type de serrure
AXI_S_ARVALID	IN	Adresse de lecture valide
AXI_S_RREADY	IN	Adresse de lecture prête
Nom du port	Direction	Description
AXI_S_CORE_RESET_N	IN	Réinitialisation globale MDDR
AXI_S_RMW	IN	Indique si tous les octets d'une voie 64 bits sont valides pour tous les battements d'un transfert AXI. Indique que tous les octets de tous les battements sont valides dans la rafale et que le contrôleur doit par défaut écrire des commandes. Indique que certains octets ne sont pas valides et que le contrôleur doit utiliser par défaut les commandes RMW. Ceci est classé comme un signal de bande latérale de canal d'adresse d'écriture AXI et est valide avec le signal AWVALID. Utilisé uniquement lorsque ECC est activé.

Interface de bus AHB0 

Tableau 3-6 • Interface de bus AHB0 

Nom du port	Direction	Description
AHB0_S_HREADYOUT	DEHORS	Esclave AHBL prêt - Lorsqu'il est haut pour une écriture, cela indique que l'esclave est prêt à accepter des données et lorsqu'il est haut pour une lecture, cela indique que les données sont valides.
AHB0_S_HRESP	DEHORS	Statut de réponse AHBL - Lorsque le niveau est élevé à la fin d'une transaction, cela indique que la transaction s'est terminée avec des erreurs. Lorsqu'il est à l'état bas à la fin d'une transaction, cela indique que la transaction s'est terminée avec succès.
AHB0_S_HRDATA[31:0]	DEHORS	AHBL lire les données - Lire les données de l'esclave au maître
AHB0_S_HSEL	IN	Sélection d'esclave AHBL - Lorsqu'il est affirmé, l'esclave est l'esclave AHBL actuellement sélectionné sur le bus AHB.
AHB0_S_HADDR[31:0]	IN	Adresse AHBL - adresse d'octet sur l'interface AHBL
AHB0_S_HBURST[2:0]	IN	Longueur de rafale AHBL
AHB0_S_HSIZE[1:0]	IN	Taille du transfert AHBL - Indique la taille du transfert en cours (transactions 8/16/32 octets uniquement)
AHB0_S_HTRANS[1:0]	IN	Type de transfert AHBL – Indique le type de transfert de la transaction en cours.
AHB0_S_HMASTLOCK	IN	Verrou AHBL - Lorsqu'il est affirmé, le transfert en cours fait partie d'une transaction verrouillée.
AHB0_S_HWRITE	IN	Écriture AHBL – Lorsqu'elle est élevée, cela indique que la transaction en cours est une écriture. Lorsqu'il est bas, cela indique que la transaction en cours est une lecture.
AHB0_S_HREADY	IN	AHBL prêt - Lorsqu'il est haut, indique que l'esclave est prêt à accepter une nouvelle transaction.
AHB0_S_HWDATA[31:0]	IN	Données d'écriture AHBL - Écrire des données du maître vers l'esclave

Interface de bus AHB1 

Tableau 3-7 • Interface de bus AHB1

Nom du port	Direction	Description
AHB1_S_HREADYOUT	DEHORS	Esclave AHBL prêt - Lorsqu'il est haut pour une écriture, indique que l'esclave est prêt à accepter des données, et lorsqu'il est haut pour une lecture, indique que les données sont valides.
AHB1_S_HRESP	DEHORS	Statut de réponse AHBL - Lorsque le niveau est élevé à la fin d'une transaction, cela indique que la transaction s'est terminée avec des erreurs. Lorsqu'il est à l'état bas à la fin d'une transaction, indique que la transaction s'est terminée avec succès.
AHB1_S_HRDATA[31:0]	DEHORS	AHBL lire les données - Lire les données de l'esclave au maître
AHB1_S_HSEL	IN	Sélection d'esclave AHBL - Lorsqu'il est affirmé, l'esclave est l'esclave AHBL actuellement sélectionné sur le bus AHB.
AHB1_S_HADDR[31:0]	IN	Adresse AHBL - adresse d'octet sur l'interface AHBL
AHB1_S_HBURST[2:0]	IN	Longueur de rafale AHBL
AHB1_S_HSIZE[1:0]	IN	Taille du transfert AHBL – Indique la taille du transfert en cours (transactions 8/16/32 octets uniquement).
AHB1_S_HTRANS[1:0]	IN	Type de transfert AHBL – Indique le type de transfert de la transaction en cours.
AHB1_S_HMASTLOCK	IN	Verrou AHBL - Lorsqu'il est affirmé, le transfert en cours fait partie d'une transaction verrouillée.
AHB1_S_HWRITE	IN	AHBL write – Lorsqu'il est élevé, indique que la transaction en cours est une écriture. Lorsqu'il est bas, indique que la transaction en cours est une lecture.
AHB1_S_HREADY	IN	AHBL prêt - Lorsqu'il est haut, indique que l'esclave est prêt à accepter une nouvelle transaction.
AHB1_S_HWDATA[31:0]	IN	Données d'écriture AHBL - Écrire des données du maître vers l'esclave

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Documents / Ressources

Configuration du contrôleur DDR Microsemi SmartFusion2 FPGA Fabric [pdf] Guide de l'utilisateur Configuration du contrôleur DDR de matrice FPGA SmartFusion2, SmartFusion2, Configuration du contrôleur DDR de matrice FPGA, Configuration du contrôleur

Références

• Manuel d'utilisation